KR20010097041A - 플라즈마 디스플레이 패널의 비디오신호 변환 장치 및 방법 - Google Patents

플라즈마 디스플레이 패널의 비디오신호 변환 장치 및 방법 Download PDF

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Abstract

본 발명은 제조비용을 절감할 수 있도록 한 플라즈마 디스플레이 패널의 비디오신호 변환 장치에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 비디오 신호 변환장치는 소정 주파수의 클럭펄스를 생성하기 위한 클럭발생기와, 입력 데이터를 비트별로 재조합하여 변환 데이터를 생성하기 위한 신호처리부와, 클럭펄스의 주파수를 체배하기 위한 주파수 체배기와, 체배된 클럭펄스에 동기 시켜 칼럼 어드레스 스토브신호를 생성하기 위한 메모리 콘트롤러와, 칼럼 어드레스 스토브신호에 동기 시켜 변환 데이터를 저장하기 위한 적어도 하나 이상의 메모리를 구비한다. 상기 메모리는 다이내믹 랜덤 억세스 메모리로 선택된다.
본 발명에 의하면, 입력 클럭신호의 주파수를 2배로 체배하여 변환 클럭신호를 생성하고, 이 변환 클럭신호에 동기시켜 메모리에 데이터를 저장한다.

Description

플라즈마 디스플레이 패널의 비디오신호 변환 장치 및 방법{Apparatus and Method of Conversing Video Signal in Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 제조비용을 절감할 수 있도록 한 플라즈마 디스플레이 패널의 비디오신호 변환 장치 에 관한 것이다. 또한, 본 발명은 비디오신호 변환 장치를 이용하여 데이터를 변환하기 위한 비디오신호 변환방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 교류 면방전 PDP를 나타내는 사시도이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
도 2를 참조하면, 종래의 교류 면방전형 PDP의 구동장치는 m×n 개의 방전셀들(1)이 주사/서스테인전극라인들(Y1내지Ym), 공통서스테인전극라인들(Z1내지Zm) 및 어드레스전극라인들(X1내지Xn)과 접속되게끔 매트릭스 형태로 배치된 PDP(30)와, 주사/서스테인전극라인들(Y1내지Ym)을 구동하기 위한 주사/서스테인 구동부(32)와, 공통서스테인전극라인들(Z1내지Zm)을 구동하기 위한 공통서스테인 구동부(34)와, 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)과 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)을 분할 구동하기 위한 제 1 및 제 2 어드레스 구동부(36A,36B)를 구비한다. 주사/서스테인 구동부(32)는 주사/서스테인전극라인들(Y1내지Ym)에 스캔펄스와 서스테인펄스를 순차적으로 공급하여 방전셀들(1)이 라인 단위로 순차적으로 주사되게 함과 아울러 m×n 개의 방전셀들(1) 각각에서의 방전이 지속되게 한다. 공통서스테인 구동부(34)는 공통서스테인전극라인들(Z1내지Zm) 모두에 서스테인 펄스를 공급하게 된다. 제 1 및 제 2 어드레스 구동부(36A,36B)는 스캔펄스에 동기 되게끔 영상 데이터를 어드레스전극라인들(X1내지Xn)에 공급하게 된다. 제 1 어드레스 구동부(36A)는 기수 번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)에 영상데이터를 공급하고 제 2 어드레스 구동부(36B)는 우수 번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)에 영상데이터를 공급한다.
도 3은 어드레스 구동부에 어드레스 데이터를 공급하기 위한 종래의 비디오 신호 변환장치를 나타내는 블록도이다.
도 3을 참조하면, 종래의 비디오 신호 변환장치는 어드레스 구동부(36)에 공급되는 데이터가 프레임 단위로 저장됨과 아울러 저장된 데이터를 어드레스 구동부(36)로 공급하기 위한 싱크로너스 다이내믹 랜덤 억섹스 메모리(Synchronous Dynamic Random Access Memory : 이하 "SDRAM "이라 함)(40)와, SDRAM(40)에 클럭펄스 및 읽기/쓰기 제어신호를 공급하기 위한 메모리 콘트롤러(44)와, 메모리 콘트롤러(44)에 클럭펄스를 공급하기 위한 클럭 발생기(46)와, SDRAM(40)에 16 bit 데이터(Input Data Arrangement : IDA)를 공급하기 위한 신호처리부(48)를 구비한다. 클럭 발생기(46)는 소정 주파수의 클럭펄스를 생성하여 메모리 콘트롤러(44)에 공급한다. 메모리 콘트롤러(44)는 16 bit 데이터(IDA)를 저장하는 SDRAM(40)에 쓰기 제어신호를 공급함과 아울러 저장된 데이터를 출력하는 SDRAM(40)에 읽기 제어신호를 공급한다. 또한 메모리 콘트롤러(44)는 클럭 발생기(46)로부터 공급되는 클럭펄스를 SDRAM(40)으로 중계한다. 신호처리부(48)는 입력라인(49)으로부터 8 bit 데이터를 입력받아 비트별로 재조합하여 16 bit 데이터(IDA)를 생성한다. SDRAM(40)은 메모리 콘트롤러(44)로부터 공급되는 클럭펄스에 동기되어 신호처리부(48)로부터 공급되는 16 bit 데이터(IDA)를 저장하거나, 저장된 16 bit 데이터를 어드레스 구동부(36)로 공급한다.
동작과정을 상세히 설명하면, 클럭발생기(46)는 소정주파수의 클럭펄스를 생성하여 메모리 콘트롤러(44)로 출력한다. 메모리 콘트롤러(44)는 클럭발생기(46)기로부터 입력된 클럭펄스를 SDRAM(40)으로 중계함과 아울러 쓰기 제어신호를 제 1 SDRAM(40A)으로 공급하고, 읽기 제어신호를 제 2 SDRAM(40B)으로 공급한다. 한편, 신호처리부(48)는 도 5와 같이 입력라인(49)으로부터 입력된 16개의 8 bit 데이터 어레이(50) 중 D0에 해당하는 16 bit 데이터(IDA)를 SDRAM(40)으로 공급한다. 이때, 제 1 SDRAM(40A)은 메모리 콘트롤러(44)로부터 클럭펄스 및 쓰기 제어신호가 입력됨과 아울러 신호처리부(48)로부터 16 bit 데이터(IDA)를 입력받는다. 제 1 SDRAM(40A)은 클럭펄스, 쓰기 제어신호 및 16 bit 데이터(IDA)를 입력받아 도 4와 같이 클럭펄스의 라이징 에지 때 데이터를 저장한다. 즉, 제 1 SDRAM(40A)은 클럭펄스에 동기 시켜 16 bit 데이터(IDA)를 저장한다. 한편, 제 2 SDRAM(40B)은 메모리 콘트롤러(44)로부터 클럭펄스 및 읽기 제어신호가 입력됨과 아울러 신호처리부(48)로부터 16 bit 데이터(IDA)를 입력받는다. 제 2 SDRAM(40B)은 클럭펄스, 읽기 제어신호를 입력받아 저장된 16 bit 데이터를 어드레스 구동부로 출력한다. 다음 어드레스 기간에 신호처리부(48)는 D1에 해당하는 16 bit 데이터(IDA)를 SDRAM(40)으로 공급한다. 제 1 SDRAM(40A)은 클럭펄스, 읽기 제어신호를 입력받아 저장된 16 bit 데이터를 어드레스 구동부(36)로 출력한다. 제 2 SDRAM(40B)은 클럭펄스, 쓰기 제어신호 및 16 bit 데이터(IDA)를 입력받아 16 bit 데이터(IDA)를 저장한다.
이와 같은 PDP는 대면적화와 슬림화에 유리하고 고선명 화질을 제공할 수 있다는 장점이 있는데 반하여 제조비용이 높기 때문에 대중화되기 어려운 문제점이 있다. 제조비용의 상승요인으로는 SDRAM 같은 고가 메모리가 그 중 하나로 지적되고 있다. 이에 따라, PDP의 대중화를 보다 빠르게 실현하기 위하여 PDP의 코스트를 저감할 수 있는 방안이 요구되고 있다.
따라서, 본 발명의 목적은 제조비용을 절감할 수 있는 플라즈마 디스플레이 패널의 비디오 신호 변환장치 및 방법을 제공하는데 있다.
도 1은 종래의 교류 면방전 PDP를 나타내는 사시도.
도 2는 도 1에 도시된 교류 면방전형 PDP의 구동장치를 나타내는 도면.
도 3은 종래의 비디오 신호 변환장치를 나타내는 블록도.
도 4는 도 3에 도시된 비디오 신호 변환장치의 데이터 저장방법을 나타내는 파형도.
도 5는 도 3에 도시된 신호처리부의 입력데이터를 나타내는 도면.
도 6은 본 발명의 비디오 신호 변환장치를 나타내는 블록도.
도 7a는 도 6의 실시예에 의한 칼럼 어드레스 스토브신호의 생성과정을 나타내는 파형도.
도 7b는 도 6에 도시된 비디오 신호 변환장치의 데이터 저장방법을 나타내는 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 방전셀 10 : 상부기판
12Y : 주사/서스테인전극 12Z : 공통서스테인전극
14,22 : 유전체층 16 : 보호막
18 : 하부기판 20X : 어드레스전극
24 : 격벽 26 : 형광체
30 : PDP 32 : 주사/서스테인 구동부
34 : 공통서스테인 구동부 36A : 제 1 어드레스 구동부 36B : 제 2 어드레스 구동부 40A : 제 1 SDRAM
40B : 제 2 SDRAM 44,54 : 메모리 콘트롤러
46,58 : 클럭발생기 48,60 : 신호처리부
49,59 : 입력라인 50 : 8 bit 데이터 어레이
52A : 제 1 DRAM 52B : 제 2 DRAM
56 : 주파수 체배기
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 비디오 신호 변환장치는 소정 주파수의 클럭펄스를 생성하기 위한 클럭발생기와, 입력 데이터를 비트별로 재조합하여 변환 데이터를 생성하기 위한 신호처리부와, 클럭펄스의 주파수를 체배하기 위한 주파수 체배기와, 체배된 클럭펄스에 동기시켜 칼럼 어드레스 스토브신호를 생성하기 위한 메모리 콘트롤러와, 칼럼 어드레스 스토브신호에 동기 시켜 변환 데이터를 저장하기 위한 적어도 하나 이상의 메모리를 구비한다.
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 비디오 신호 변환방법은 입력 클럭펄스의 주파수를 체배하는 단계와, 입력 데이터를 비트별로 재조합하여 변환 데이터를 생성하는 단계와, 체배된 클럭펄스에 동기 시켜 칼럼 어드레스 스토브신호를 생성하는 단계와, 칼럼 어드레스 스토브신호에 동기 시켜 변환 데이터를 메모리에 저장하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6 내지 도 7b를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 6은 본 발명의 비디오 신호 변환장치를 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 비디오 신호 변환장치는 어드레스 구동부(36)에 공급되는 데이터가 프레임 단위로 저장됨과 아울러 저장된 데이터를 어드레스 구동부(36)로 공급하기 위한 다이내믹 랜덤 억섹스 메모리(Dynamic Random Access Memory : 이하 "DRAM"이라 함)(52)과, 클럭발생기(58)로부터 입력된 클럭펄스의 주파수를 2배로 체배하기 위한 주파수 체배기(56)와, 2배로 체배된 클럭펄스를 칼럼 어드레스 스토브(Column Address Strobe : 이하 "CAS"라 함) 신호로 변환시켜 DRAM(52)에 공급하기 위한 메모리 콘트롤러(54)로 구성된다. 그 외의 다른 부분은 종래의 비디오 신호 변환장치와 동일하다. 즉, 소정주파수의 클럭펄스를 생성하는 클럭발생기(58)와, DRAM(52)에 16 bit 데이터(IDA)를 공급하기 위한 신호처리부(60)를 구비한다. 클럭발생기(58)는 소정 주파수의 클럭펄스를 생성한다. 주파수 체배기(56)는 클럭발생기(58)로 입력된 클럭펄스의 주파수를 2배로 체배한다. 메모리 콘트롤러(54)는 주파수 체배기(56)로부터 입력된 클럭펄스를 CAS신호로 변환시켜 DRAM(52)에 공급함과 아울러 읽기/쓰기 신호를 DRAM(52)에 공급한다. 신호처리부(60)는 입력라인(59)으로부터 공급된 16개의 8 bit 데이터 어레이를 재조합하여 16 bit 데이터(IDA)를 생성한다. DRAM(52)은 저장된 데이터를 어드레스 구동부(36)로 공급하거나, 신호처리부(60)로부터 입력된 16 bit 데이터(IDA)를 저장한다.
동작과정을 상세히 설명하면, 클럭발생기(58)에서 생성된 소정 주파수의 클럭펄스는 주파수 체배기(56)로 공급된다. 주파수 체배기(56)는 클럭발생기(58)로부터 입력된 클럭펄스의 주파수를 2배로 체배하여 메모리 콘트롤러(54)로 공급한다. 메모리 콘트롤러(54)는 도 7a와 같이 주파수 체배기(56)로부터 입력된 클럭펄스의 라이징 에지에 동기 시켜 CAS 신호를 생성한다. 메모리 콘트롤러(54)는 생성된 CAS 신호를 DRAM(52)으로 출력시킴과 아울러 쓰기 제어신호를 제 1 DRAM(52A)으로 공급하고, 읽기 제어신호를 제 2 DRAM(52B)으로 공급한다. 한편, 신호처리부(60)는 입력라인(59)으로부터 입력된 16개의 8 bit 데이터를 비트별로 재조합하여 16 bit 데이터(IDA)를 생성함과 아울러 생성된 16 bit 데이터(IDA)를 DRAM(52)으로 공급한다. 이때, 제 1 DRAM(52A)은 메모리 콘트롤러(54)로부터 CAS신호 및 쓰기 제어신호가 입력됨과 아울러 신호처리부(60)로부터 16 bit 데이터(IDA)를 입력받는다. 이 후 제 1 DRAM(52A)은 도 7b와 같이 CAS 신호의 펄링 에지 때 신호처리부(60)로부터 입력된 16 bit 데이터(IDA)를 저장한다. 즉, 제 1 DRAM(52A) 16 bit 데이터(IDA)를 CAS 신호에 동기 시켜 저장한다. 한편, 제 2 DRAM(52B)은 메모리 콘트롤러(54)로부터 읽기 제어신호를 입력받아 저장된 데이터를 어드레스 구동부(36)로 출력한다. 다음 어드레스 기간에 제 1 DRAM(52A)은 메모리 콘트롤러(54)로부터 읽기 제어신호를 입력받아 저장된 데이터를 어드레스 구동부(36)로 출력시키고, 제 2 DRAM(52B)은 메모리 콘트롤러(54)로부터 쓰기 제어신호를 입력받아 신호처리부(60)로부터 입력되는 16 bit 데이터(IDA)를 저장한다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 비디오신호 변환 장치 및 방법은 입력 클럭신호의 주파수를 2배로 체배하여 변환 클럭신호를 생성하고, 이 변환 클럭신호에 동기시켜 메모리에 데이터를 저장한다. 이에 따라 DRAM을 메모리로 사용할 수 있게된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (9)

  1. 소정 주파수의 클럭펄스를 생성하기 위한 클럭발생기와,
    입력 데이터를 비트별로 재조합하여 변환 데이터를 생성하기 위한 신호처리부와,
    상기 클럭펄스의 주파수를 체배하기 위한 주파수 체배기와,
    상기 체배된 클럭펄스에 동기 시켜 칼럼 어드레스 스토브신호를 생성하기 위한 메모리 콘트롤러와,
    상기 칼럼 어드레스 스토브신호에 동기 시켜 상기 변환 데이터를 저장하기 위한 적어도 하나 이상의 메모리를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 비디오신호 변환 장치.
  2. 제 1 항에 있어서,
    상기 메모리는 다이내믹 랜덤 억세스 메모리인 것을 특징으로 하는 플라즈마 디스플레이 패널의 비디오신호 변환 장치.
  3. 제 1 항에 있어서,
    상기 신호처리부는 프레임마다 입력되는 각각 8 비트를 가지는 16개의 데이터 패킷을 재조합하여 16 비트 변환데이터를 생성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 비디오신호 변환 장치.
  4. 제 1 항에 있어서,
    상기 주파수 체배기는 상기 클럭펄스를 2배로 체배하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 비디오신호 변환 장치.
  5. 제 2 항에 있어서,
    상기 메모리 콘트롤러는 상기 랜덤 억세스 메모리에 읽기 및 쓰기 제어신호를 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 비디오신호 변환 장치.
  6. 입력 클럭펄스의 주파수를 체배하는 단계와,
    입력 데이터를 비트별로 재조합하여 변환 데이터를 생성하는 단계와,
    상기 체배된 클럭펄스에 동기시켜 칼럼 어드레스 스토브신호를 생성하는 단계와,
    상기 칼럼 어드레스 스토브신호에 동기시켜 상기 변환 데이터를 메모리에 저장하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 비디오신호 변환 방법.
  7. 제 6 항에 있어서,
    상기 메모리는 다이내믹 랜덤 억세스 메모리인 것을 특징으로 하는 플라즈마디스플레이 패널의 비디오신호 변환 방법.
  8. 제 6 항에 있어서,
    변환 데이터를 생성하는 단계는 프레임마다 입력되는 각각 8 비트를 가지는 16개의 데이터 패킷을 재조합하여 16 비트 변환데이터를 생성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 비디오신호 변환 방법.
  9. 제 6 항에 있어서,
    상기 주파수를 체배하는 단계는 상기 클럭펄스를 2배로 체배하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 비디오신호 변환 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100726993B1 (ko) * 2005-12-29 2007-06-14 엘지전자 주식회사 플라즈마 디스플레이 패널의 메모리 장치 및 그 제어 방법
US8482503B2 (en) * 2008-04-30 2013-07-09 Lg Display Co., Ltd. Liquid crystal display with sequential and reverse sequential scan direction to improve display quality by preventing stains caused by polarization and accumulation of ions, and driving methods thereof

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