KR20010087547A - A Master Authority Set Appartus and Method using Watchdog Interrupt in a Duplicated Board - Google Patents
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Abstract
Description
본 발명은 이중화 보드에서 와치독 인터럽트(Watchdog Interrupt)를 이용한 마스터(master) 권한 설정 장치 및 방법에 관한 것으로, 특히 교환기에서 비정상적으로 동작 중인 프로세서로 인하여 이중화된 제 1 보드가 정상적으로 동작하지 못할 경우에 와치독 인터럽트를 이용하여 마스터 권한을 포기하여 이양하도록 한 이중화 보드에서 와치독 인터럽트를 이용한 마스터 권한 설정 장치 및 방법에 관한 것이다.The present invention relates to an apparatus and method for setting a master authority using a watchdog interrupt in a redundant board, in particular, when a redundant first board fails to operate normally due to an abnormally operating processor in an exchange. The present invention relates to an apparatus and method for setting a master authority using a watchdog interrupt in a redundant board which gives up and transfers master authority using a watchdog interrupt.
일반적으로, 교환기의 이중화 보드에 전원이 인가되면 프로세서가 동작하여 마스터 권한 설정 프로그램이 수행된다. 이에 이중화로 실장되는 제 1 보드와 상대방 보드인 제 2 보드(Pair Board) 간에는 마스터 보드(Master Board)와 슬래이브 보드(Slave Board)를 결정한 후, 마스터 권한을 가진 마스터 보드가 백플레인 상의 버스를 제어하고, 슬래이브 보드는 대기 상태로 동작하는 마스터 권한 설정이 먼저 이루어진다.In general, when power is applied to the redundant board of the exchange, the processor operates to execute the master authority setting program. Therefore, between the first board and the other board (Pair Board), which are mounted in redundancy, the master board and the slave board are determined, and a master board with master authority controls the bus on the backplane. Then, the slave board is set to master authority operating in the standby state first.
이와 같이 이중화 보드에서 마스터 권한을 설정하기 위한 제 1 보드의 마스터 권한 설정부(10)는 도 1에 나타낸 바와 같이 마스터 권한을 갖기 위한 동작 신호(Actown 신호)를 생성하는 동작 신호 생성부(11)와, 프로그램에 의해 자신의 보드가 정상적으로 동작한다는 보드의 상태를 알리기 위한 노멀 신호(Normal Signal)를 생성하는 노멀 신호 생성부(12)와, 전원이 공급되면 자신의 보드가 실장됨을 알리기 위한 인젝션 신호를 생성하는 인젝션 신호 생성부(injection)(13)와, 이중화된 상대방 보드인 제 2 보드의 상태를 파악하는 상태 파악부(14)를 구비하여 이루어진다.As described above, the master authority setting unit 10 of the first board for setting the master authority in the redundant board generates an operation signal (Actown signal) for generating master authority as shown in FIG. 1. And a normal signal generator 12 for generating a normal signal for notifying a board state that its own board is normally operated by a program, and an injection signal for notifying that the board is mounted when power is supplied. And an injection signal generator 13 for generating a state and a state grasping unit 14 for grasping a state of a second board, which is a redundant counterpart board.
도 2를 참조하여 설명하면, 전원이 인가되면 전원 리셋(power on reset) 또는 메뉴얼 리셋(manual reset)에 의해 제 1 보드가 초기화되고, 프로세서가 동작하여 프로그램이 수행된다. 이에, 제 1 보드에 구비된 마스터 권한 설정부(10)의 상태 파악부(14)에서는 이중화된 가입자 보드인 제 2 보드에서 이중화에 관련된 신호, 즉 인젝션 신호의 발생 여부에 따라 제 2 보드가 실장되었는지 파악한다(스텝 S11).Referring to FIG. 2, when power is applied, a first board is initialized by a power on reset or a manual reset, and a processor is operated to perform a program. Accordingly, in the state detecting unit 14 of the master authority setting unit 10 provided in the first board, the second board is mounted according to whether a signal related to redundancy, that is, an injection signal, is generated in the second board, which is a redundant subscriber board. (Step S11).
제 2 보드가 실장되지 않은 경우, 제 1 보드는 실장된 제 2 보드가 실장되지 않아 인젝션 신호가 제 1 보드의 상태 파악부(14)에 입력되지 않으므로 마스터 권한을 가지기 위하여 동작 신호 생성부(11)에서 마스터 권한을 갖기 위한 동작 신호를 생성하고, 노멀 신호 생성부(12)에서 프로그램에 의해 제 1 보드의 정상 동작을 알리는 노멀 신호를 생성하여 마스터 권한을 가지게 된다(스텝 S14).When the second board is not mounted, since the first board is not mounted and the injection signal is not input to the state detecting unit 14 of the first board, the operation board generator 11 has a master authority. In step S14, an operation signal for having a master authority is generated, and a normal signal generation unit 12 generates a normal signal informing the normal operation of the first board by a program to have a master authority (step S14).
그러나, 상술한 과정(스텝 S11)에서 제 2 보드가 실장되어 있는 경우, 제 1 보드는 자신의 실장 슬롯(slot)이 마스터 슬롯인지 슬래이브 슬롯인지를 파악하는데(스텝 S12), 제 1 보드가 마스터 슬롯에 실장되고 제 2 보드가 슬래이브 슬롯에 실장되면, 마스터 슬롯에 실장된 제 1 보드의 상태 파악부(14)에서는 제 2 보드가 마스터 권한을 가지고 마스터 동작을 하는지 파악한다. 즉, 제 1 보드의 상태 파악부(14)에서는 제 2 보드로부터 동작 신호와 노멀 신호가 입력되는지 파악한다(스텝 S13). 이때, 제 2 보드가 슬래이브 동작을 하면, 제 1 보드는 마스터 권한을 가지기 위하여 동작 신호 생성부(11) 및 노멀 신호 생성부(12)에서 각각 동작 신호 및 노멀 신호를 생성하여 마스터 권한을 가지게 된다(스텝 S14).However, when the second board is mounted in the above-described process (step S11), the first board determines whether its own mounting slot is a master slot or a slave slot (step S12). When the second board is mounted in the master slot and the second board is mounted in the slave slot, the state detecting unit 14 of the first board mounted in the master slot determines whether the second board has a master operation with master authority. In other words, the state detecting unit 14 of the first board determines whether the operation signal and the normal signal are input from the second board (step S13). In this case, when the second board performs the slave operation, the first board generates the operation signal and the normal signal in the operation signal generator 11 and the normal signal generator 12 to have the master authority to have the master authority. (Step S14).
그러나, 상술한 과정(스텝 S13) 중 슬래이브 슬롯에 실장된 제 2 보드가 마스터 동작을 수행하는 마스터 보드이면, 마스터 슬롯에 실장된 제 1 보드는 자신의 상태를 보고하기 위하여 마스터 권한 설정부(10)의 노멀 신호 생성부(12)에서 노멀 신호을 생성하여 슬래이브 작업(slave job), 즉 대기(standby) 동작을 수행한다(스텝 S16).However, if the second board mounted in the slave slot is the master board performing the master operation during the above-described process (step S13), the first board mounted in the master slot is configured to report its status to the master authority setting unit ( The normal signal generator 12 of FIG. 10 generates a normal signal to perform a slave job, that is, a standby operation (step S16).
한편, 상술한 과정(스텝 S12) 중 제 1 보드가 슬래이브 슬롯에 실장되고, 제 2 보드가 마스터 슬롯에 실장되면, 프로세서의 프로그램에 의해 대기 타이머(wait timer)를 구동한다(스텝 S15). 그리고, 마스터 슬롯에 실장된 제 2 보드는 제 1 보드의 마스터 권한 유무를 파악한다. 제 1 보드가 마스터 권한을 가지고 있지 않으면, 제 2 보드는 동작 신호 및 노멀 신호를 생성하여 마스터 권한을 가지게 된다(스텝 S14). 이후, 마스터 동작을 수행하는 소정 시간 후, 즉, 대기 타이머가 멈추면, 마스터 동작을 중지하고 제 1 보드가 마스터 권한을 가졌는지를 파악한다(스텝 S13). 이때 마스터 슬롯에 실장된 제 2 보드가 마스터 동작 중이므로 제 1 보드는노멀 신호를 생성하여 슬래이브 작업을 수행하는 동작을 행하는 대기 상태로 돌아간다(스텝 S16).On the other hand, when the first board is mounted in the slave slot and the second board is mounted in the master slot in the above-described process (step S12), the wait timer is driven by the program of the processor (step S15). The second board mounted in the master slot determines whether the first board has master authority. If the first board does not have the master authority, the second board generates the operation signal and the normal signal and has the master authority (step S14). Thereafter, after a predetermined time for performing the master operation, that is, when the standby timer stops, the master operation is stopped and it is determined whether the first board has master authority (step S13). At this time, since the second board mounted in the master slot is in master operation, the first board returns to a standby state in which a normal signal is generated to perform a slave operation (step S16).
상술한 바와 같이, 종래에는 이중화 보드에서의 마스터 권한 설정이 소프트웨어에 의해 설정되어 마스터 권한을 가진 제 1 보드가 보드 다운(down) 등과 같은 동작으로 인하여 프로세서가 정상적으로 작동하지 못하여 비정상적인 프로그램이 수행되는 경우에는 마스터 권한을 가진 제 1 보드가 마스터 권한을 포기하지 못하여 마스터 권한을 제 2 보드에게 이양하지 못하므로 시스템의 오동작을 유발하게 되는 문제점이 있다.As described above, when the master authority setting in the redundant board is conventionally set by software, and the first board having the master authority does not operate normally due to an operation such as a board down, the abnormal program is performed. There is a problem in that the first board having the master authority does not give up the master authority and thus does not transfer the master authority to the second board, causing a malfunction of the system.
본 발명은 상술한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 보드의 다운 등으로 프로세서가 비정상적으로 동작할 경우 하드웨어적으로 이를 감지하여 해당 마스터 권한을 가지는 제 1 보드가 마스터 권한을 포기하게 하여 제 2 보드에게 마스터 권한을 이양하도록 한 이중화 보드에서의 마스터 권한 설정 장치 및 방법을 제공하는데 있다.The present invention is to solve the problems described above, the purpose is to detect the hardware if the processor abnormally operating due to the down of the board, so that the first board having the master authority to give up the master authority The present invention provides an apparatus and method for setting a master authority in a redundant board for transferring a master authority to a second board.
도 1은 종래 기술에 따른 이중화된 가입자 보드의 마스터 권한 설정 장치를 나타내는 블럭도,1 is a block diagram showing a master authority setting device of a duplicated subscriber board according to the prior art;
도 2는 종래 기술에 따른 마스터 권한 설정 방법을 설명하기 위한 플로우챠트,2 is a flowchart for explaining a master authority setting method according to the prior art;
도 3은 본 발명에 따른 와치독 인터럽트 서비스을 이용한 마스터 권한 설정 장치를 나타내는 블럭도,3 is a block diagram showing a master authority setting apparatus using a watchdog interrupt service according to the present invention;
도 4는 도 3의 타이밍도이다.4 is a timing diagram of FIG. 3.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10 : 마스터 권한 설정부 11 : 동작 신호 생성부10: master authority setting unit 11: operation signal generation unit
12 : 노멀 신호 생성부 13 : 인젝션 신호 생성부12: normal signal generator 13: injection signal generator
14 : 상태 파악부 30 : 와치독 리셋 발생부14: state determination unit 30: watchdog reset generation unit
31 : 제 1 AND 게이트 32-1 ~ 32-4 : D플립플롭31: first AND gate 32-1 to 32-4: D flip-flop
33 : OR 게이트 34 : 제 2 AND 게이트33: OR gate 34: Second AND gate
이와 같은 목적을 달성하기 위한 본 발명의 특징은 프로세서에 와치독 인터럽트 서비스를 요청하고, 상기 프로세서가 정상적으로 동작하지 않으면 리셋 신호를 생성하여 인가하는 와치독 리셋 발생부와; 이중화 보드의 마스터 권한을 설정하되, 상기 와치독 리셋 발생부에서 생성된 리셋 신호를 인가받으면 마스터 권한을 포기하는 마스터 권한 설정부를 구비하는 것을 특징으로 한다.The present invention provides a watchdog reset generation unit for requesting a watchdog interrupt service to a processor and generating and applying a reset signal when the processor does not operate normally. The master authority of the redundant board may be set, but if the reset signal generated by the watchdog reset generation unit is authorized, the master authority setting unit may give up the master authority.
또한, 본 발명에 따른 또다른 특징은 와치독 인터럽트 서비스를 요청하는 신호를 생성하여 프로세서에 전달하는 과정과; 상기 와치독 인터럽트 서비스 요청 신호에 의해 프로세서가 와치독 인터럽트 서비스 요청을 인증하는 과정과; 상기 프로세서가 비정상적인 동작으로 인하여 상기 와치독 인터럽트 서비스를 인증하지 못하는 경우, 마스터 권한을 포기하도록 하는 리셋 신호를 생성하는 과정과; 상기 리셋 신호에 의해 동작 신호를 비활성화하여 마스터 권한을 포기하는 과정을 포함하는 것을 특징으로 한다.In addition, another feature according to the present invention comprises the steps of generating a signal requesting a watchdog interrupt service to the processor; Authenticating, by the processor, a watchdog interrupt service request according to the watchdog interrupt service request signal; Generating a reset signal for giving up master authority when the processor fails to authenticate the watchdog interrupt service due to an abnormal operation; And deactivating the operation signal by the reset signal to give up the master authority.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 3에 나타낸 바와 같이, 프로세서의 비정상적인 동작시 리셋 신호를 인가하여 마스터 권한을 설정하는 본 발명에 따른 마스터 권한 설정 장치는 와치독(Watchdog) 리셋 발생부(30)와, 마스터 권한 설정부(10)를 구비하여 이루어진다.As shown in FIG. 3, the master authority setting device according to the present invention for setting a master authority by applying a reset signal in an abnormal operation of a processor includes a watchdog reset generation unit 30 and a master authority setting unit 10. ) Is made.
와치독 리셋 발생부(30)는 전원 인가시 전원 리셋 신호에 의해 와치독 인터럽트 서비스를 소거(Clear)하는 제 1 AND 게이트(31)와, 주기가 T초인 RTC(Real Time Clock)에 의해 와치독 인터럽트 서비스 요청 신호인 IRQWD를 발생하는 소정갯수의 D플립플롭(32-1 ~ 32-4)과, 와치독 인터럽트 서비스가 이뤄지지 않으면 리셋을 발생시켜 출력하는 OR 게이트(33)와, RTC의 반주기 동안 마스터 권한 설정부(10)에 리셋을 인가하는 제 2 AND 게이트(34)를 구비하여 이루어진다.The watchdog reset generation unit 30 includes a first AND gate 31 for clearing a watchdog interrupt service by a power reset signal when power is applied, and a watchdog by RTC (Real Time Clock) having a period of T seconds. A predetermined number of D flip-flops 32-1 to 32-4 for generating the IRQWD, which is an interrupt service request signal, an OR gate 33 for generating a reset when the watchdog interrupt service is not performed, and a half cycle of the RTC. And a second AND gate 34 for applying a reset to the master authority setting unit 10.
그리고, 마스터 권한 설정부(10)는 마스터 권한을 갖기 위한 동작 신호를 생성하는 동작 신호 생성부(11)와, 프로그램에 의해 자신의 보드가 정상적으로 동작함을 알리기 위한 노멀 신호를 생성하는 노멀 신호 생성부(12)와, 전원이 공급되면 자신의 보드가 실장됨을 알리기 위한 인젝션 신호를 생성하는 인젝션 신호 생성부(13)와, 제 2 보드의 상태를 파악하는 상태 파악부(14)를 구비하여 이루어진다.In addition, the master authority setting unit 10 generates an operation signal generator 11 for generating an operation signal for having a master authority, and a normal signal generation for generating a normal signal for notifying that the board is normally operated by a program. The unit 12 is provided with an injection signal generation unit 13 for generating an injection signal for notifying that the board is mounted when power is supplied, and a state detecting unit 14 for identifying a state of the second board. .
와치독 인터럽트 서비스는 프로세서에 의해 프로그램이 정상적으로 동작하는지 감시한다. 그리고, 와치독 소거 신호(Watchdog Clear Signal)인 CSWDG에 의해 일정 주기마다 와치독을 소거하는데, 프로세서가 정상적으로 동작하는 경우와, 비정상적으로 동작하는 경우로 나누어 설명하면 다음과 같다.The watchdog interrupt service monitors the program for normal operation by the processor. The watchdog is cleared at a predetermined period by the CSWDG, which is a watchdog clear signal, which is divided into the case in which the processor operates normally and the case in which it operates abnormally.
첫째, 프로세서가 정상적으로 동작하는 경우, 전원이 와치독 리셋 발생부(30)에 인가되면 와치독 리셋 발생부(30)의 제 1 AND 게이트(31)는 제 2 D플립플롭(32-2)을 프리셋(Preset)하고, 이에 제 2 D플립플롭(32-2)은 전원 리셋(power on reset) 또는 메뉴얼 리셋(manual reset) 이후 주기 T초 동안의 RTC에 의해 와치독 인터럽트 서비스 요청 신호인 IRQWD를 프로세서(도시안됨)로 출력한다. 이에 프로세서는 와치독 인터럽트 서비스 루틴에서 프로그램에 의해 와치독인터럽트 서비스 인증 신호인 IACKWD를 발행하고 제 1 AND 게이트(31)에 인가하여 IRQWD를 비활성화한다. 이에 의해 와치독 리셋 발생부(30)에서 출력되는 리셋의 상태를 유지시켜 와치독 인터럽트 서비스를 인증한다.First, when the processor operates normally, when power is applied to the watchdog reset generator 30, the first AND gate 31 of the watchdog reset generator 30 may operate the second D flip-flop 32-2. Preset, and the second D-flop 32-2 receives a watchdog interrupt service request signal IRQWD by RTC for a period of T seconds after a power on reset or manual reset. Output to the processor (not shown). In response, the processor issues an IACKWD, which is a watchdog interrupt service authentication signal, by a program in the watchdog interrupt service routine, and applies the signal to the first AND gate 31 to deactivate the IRQWD. As a result, the watchdog interrupt service is authenticated by maintaining the reset state output from the watchdog reset generation unit 30.
그리고, 프로세서에서 실행되는 와치독 인터럽트 서비스 루틴에서는 현재의 프로그램 카운터(program counter), 스텍포인터(stackpointer), 프로세서의 내부 레지스터(resister)를 프로세서 내의 메모리(도시않됨)에 복사하여 사용자에게 프로그램 비정상 루틴에 대한 디버깅(debugging)을 할 수 있게 한다.In addition, the watchdog interrupt service routine executed in the processor copies a current program counter, a stackpointer, and an internal register of the processor to a memory (not shown) in the processor, thereby giving a user a program abnormal routine. Enable debugging.
둘째, 프로세서가 비정상적으로 동작하는 경우, 프로세서는 제 2 D플립플롭(32-2)로부터 IRQWD를 입력받아도 비정상적인 동작 중인 프로세서는 와치독 인터럽트 서비스 요청을 인증하지 못하므로 와치독 소거 동작을 수행할 수 없게 된다. 이에 와치독 리셋 발생부(30)는 다음 2T초 후에 제 4 D플립플롭(32-4)에서 로우 레벨 신호가 출력되고 OR 게이트(33)에서 RTC의 로우 레벨의 시간 동안 리셋 시간으로 작용하여 리셋을 생성하여 제 2 AND 게이트(34)에 인가한다. 이에 제 2 AND 게이트(34)는 RTC의 반주기 T/2초 동안 마스터 권한 설정부(10)에 리셋을 인가하여 마스터 권한 설정부(10)의 동작 신호 생성부(11)의 출력 신호인 동작 신호를 비활성화하여 제 1 보드의 마스터 권한을 포기하게 된다.Second, when the processor operates abnormally, even if the processor receives an IRQWD from the second D flip-flop 32-2, the processor in abnormal operation does not authenticate the watchdog interrupt service request and thus may perform the watchdog erase operation. There will be no. The watchdog reset generation unit 30 resets the low level signal at the fourth D flip-flop 32-4 after the next 2T seconds and acts as a reset time for the low level time of the RTC at the OR gate 33. Is generated and applied to the second AND gate 34. Accordingly, the second AND gate 34 applies a reset to the master authority setting unit 10 during the half cycle T / 2 seconds of the RTC, thereby operating signals that are output signals of the operation signal generator 11 of the master authority setting unit 10. Deactivate to give up the master authority of the first board.
이에 의해, 마스터 권한 설정부(10)의 동작 신호 생성부(11)의 출력 신호인 동작 신호를 비활성화시킨다. 이에 슬래이브 동작을 하던 제 2 보드는 제 1 보드가 마스터 권한을 상실함을 감지하여 동작 신호와 노멀 신호를 생성하여 백플레인 상의 버스를 제어하는 마스터 권한을 가지게 된다.Thereby, the operation signal which is an output signal of the operation signal generation part 11 of the master authority setting part 10 is deactivated. Accordingly, the second board, which has been in the slave operation, detects that the first board loses the master authority, generates the operation signal and the normal signal, and has the master authority to control the bus on the backplane.
상술한 바와 같이 프로그램의 정상 동작 여부를 감시하기 위한 와치독 인터럽트 서비스를 이용하여 마스터 권한 설정부(10)에 리셋을 인가하는 와치독 리셋 발생부(30)에서의 동작을 도 4에 도시된 타이밍도를 참조하여 프로세서가 정상적으로 동작하는 경우와, 비정상적으로 동작하는 경우에 대하여 설명하면 다음과 같다.As shown in FIG. 4, the operation of the watchdog reset generator 30 for applying reset to the master authority setting unit 10 by using the watchdog interrupt service for monitoring the normal operation of the program as described above is illustrated in FIG. 4. A case in which the processor operates normally and an abnormal operation will be described with reference to FIG.
첫째, 프로세서가 정상적으로 동작하는 경우, 전원 리셋 신호(PWRST)가 와치독 리셋 발생부(30)에 인가되면, 전원 리셋 신호(PWRST)가 로우 레벨에서 하이 레벨로 천이되어 진행된다. 이에, 모두 하이 레벨인 리셋 신호(PWRST 신호)와 IACDWD와 CSWDG가 제 1 AND 게이트(31)에 입력되면, 제 1 AND 게이트(31)의 출력 신호는 D플립플롭(32-1 ~32-4)를 프리셋한다. 이에 제 2 D플립플롭(32-2)은 리셋 신호(PWRST) 인가 후 RCT의 두번째 라이징 이벤트가 발생하는 시점에서 IRQWD가 하이 레벨에서 로우 레벨로 천이되어 와치독 인터럽트 서비스를 요청하게 된다. 이에 프로세서에서 이를 인증하면, 즉 IACKWD가 하이 레벨에서 로우 레벨로 천이한 후 다시 로우 레벨에서 하이 레벨로 천이함과 동시에 IRQWD도 로우 레벨에서 하이 레벨로 천이되어 와치독 인터럽트 서비스를 인증한다.First, when the processor operates normally, when the power reset signal PWRST is applied to the watchdog reset generator 30, the power reset signal PWRST is shifted from the low level to the high level. Accordingly, when the reset signal (PWRST signal) and the IACDWD and CSWDG, which are all high, are input to the first AND gate 31, the output signal of the first AND gate 31 is a D flip-flop 32-1 to 32-4. Preset). Accordingly, when the second rising event of the RCT occurs after the reset signal PWRST is applied, the second D flip-flop 32-2 transitions from the high level to the low level and requests the watchdog interrupt service. When the processor authenticates it, that is, the IACKWD transitions from the high level to the low level and then from the low level to the high level, the IRQWD is also transitioned from the low level to the high level to authenticate the watchdog interrupt service.
둘째, 프로세서가 정상적으로 동작하지 못하는 경우, 제 2 D플립플롭(32-2)의 출력 신호인 IRQWD를 프로세서에서 인증하지 못하므로 제 4 D플립플롭(32-4)에서 출력되는 신호는 로우 레벨로 출력된다. 이에 OR 게이트(33)는 RTC와 제 4 D플립플롭(32-4)에서 로우 레벨로 출력되는 신호를 입력받아 IRQWD가 하이 레벨에서 로우 레벨로 천이되는 시점부터 RTC의 한 주기 후에 로우 레벨로 출력하여 리셋을제 2 AND 게이트(34)에 전달한다. 이에 제 2 AND 게이트(34)는 RTC의 반주기 T/2초 동안 리셋 신호를 마스터 권한 설정부(10)에 인가한다. 그리고, 와치독 소거 신호인 CSWDG는 리셋이 인가되는 반 주기 안에 하이 레벨에서 로우 레벨로 천이한 후 다시 로우 레벨에서 하이 레벨로 천이되는 순간 IRQWD도 로우 레벨에서 하이 레벨로 천이하게 된다. 이에 와치독 리셋 발생부(30)로부터 리셋을 전달받는 마스터 권한 설정부(10)는 마스터 권한을 갖기 위한 신호인 동작 신호를 비활성화하여 마스터 권한을 포기한다.Second, when the processor does not operate normally, since the processor does not authenticate the IRQWD output signal of the second D flip-flop 32-2, the signal output from the fourth D flip-flop 32-4 goes to a low level. Is output. Accordingly, the OR gate 33 receives the signal output at the low level from the RTC and the fourth D flip-flop 32-4, and outputs the low level after one cycle of the RTC from the time when the IRQWD transitions from the high level to the low level. The reset is transmitted to the second AND gate 34. Accordingly, the second AND gate 34 applies a reset signal to the master authority setting unit 10 during the half cycle T / 2 seconds of the RTC. The CSWDG, which is the watchdog erase signal, transitions from the high level to the low level within a half period during which the reset is applied, and then the IRQWD also transitions from the low level to the high level again. In response, the master authority setting unit 10 receiving the reset from the watchdog reset generation unit 30 inactivates the operation signal, which is a signal for having master authority, to give up the master authority.
이상으로 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술 분야에 있어서 통상의 지식을 가진 사람이라면 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 실시예들의 변경은 본 발명의 기술적 범위를 벗어날 수 없을 것이다.Although the preferred embodiments of the present invention have been described in detail above, it will be understood by those skilled in the art that the present invention may be modified or modified in various ways. Therefore, changes of the embodiments of the present invention will not be able to escape the technical scope of the present invention.
상술한 바와 같이, 본 발명은 프로그램의 정상적인 운용을 감지하기 위해 와치독 인터럽트를 이용하여 프로세서의 비정상적인 동작에도 하드웨어적으로 마스터 권한을 포기하도록 함으로써 대기 보드가 마스터 권한을 행사하여 이중화 보드의 신뢰도 및 안정성을 향상시키는 장점이 있다.As described above, the present invention uses the watchdog interrupt to detect the normal operation of the program, so that the standby board gives up the master authority even in the abnormal operation of the processor, so that the standby board exercises the master authority, thereby ensuring the reliability and stability of the redundant board. There is an advantage to improve.
Claims (3)
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