KR20010084627A - Non-volatile semiconductor memory device and fabricating method thereof - Google Patents
Non-volatile semiconductor memory device and fabricating method thereof Download PDFInfo
- Publication number
- KR20010084627A KR20010084627A KR1020000009815A KR20000009815A KR20010084627A KR 20010084627 A KR20010084627 A KR 20010084627A KR 1020000009815 A KR1020000009815 A KR 1020000009815A KR 20000009815 A KR20000009815 A KR 20000009815A KR 20010084627 A KR20010084627 A KR 20010084627A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- opening
- substrate
- film
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 239000012212 insulator Substances 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 239000011800 void material Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 3
- 239000000126 substance Substances 0.000 abstract description 3
- 230000008878 coupling Effects 0.000 description 13
- 238000010168 coupling process Methods 0.000 description 13
- 238000005859 coupling reaction Methods 0.000 description 13
- 238000000151 deposition Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000004071 soot Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
Abstract
Description
본 발명은 반도체장치의 비휘발성 메모리소자 및 그 제조방법에 관한 것으로, 특히, 화학기상증착 및 포토리쏘그래피로 소자격리용 소자격리막을 형성하고 이러한 소자격리막 패턴을 이용하여 상부 표면적이 극대화된 플로팅 게이트를 형성하여 플로팅게이트와 콘트롤게이트간의 커플링 비를 증가시켜 프로그래밍 및 소거동작특성을 개선하도록 한 반도체장치의 이이피롬(EEPROM, electrically erasable and programmable ROM) 등의 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory device of a semiconductor device and a method of manufacturing the same, and more particularly, to forming a device isolation layer for chemical isolation and photolithography, and to maximize the upper surface area using the device isolation layer pattern. A nonvolatile memory device such as an EEPROM (electric erasable and programmable ROM) of a semiconductor device which improves programming and erase operation characteristics by increasing a coupling ratio between a floating gate and a control gate, and a method of manufacturing the same will be.
비휘발성 메모리소자인 이이프롬의 채널과 소스/드레인 졍션은 고농도 불순물로 도핑된 BN+(buried n+) 졍션으로 형성되며, 그 채널은 플로팅게이트(floating gate)와 콘트롤게이트(control gate)가 중첩된 하부 기판의 활성영역에 형성된다.The channel and source / drain sections of Eiprom, a nonvolatile memory device, are formed of BN + (buried n + ) sections doped with high concentration impurities, and the channels overlap floating and control gates. It is formed in the active region of the lower substrate.
셀에서의 프로그래밍은 콘트롤게이트와 드레인 졍션에 각각 12 V, 7 V 정도의 높은 전압을 인가하여 채널의 드레인단에서 생성된 채널고온전자(channel hot electron)가 플로팅게이트에 주입되도록 한다.Programming in the cell applies a high voltage of 12 V and 7 V to the control gate and drain section, respectively, so that channel hot electrons generated at the drain of the channel are injected into the floating gate.
즉, 프로그래밍시, 콘트롤게이트에 12V의 고전압을 인가하여 채널을 인버젼(inversion)시키고, 드레인에 7V를 인가시키고 소스와 웰을 그라운드시키면, 채널고온전자 주입에 의하여 드레인에서 플로틴게이트로 핫-캐리어(전자)가 주입되어 프로그래밍이 이루어진다.That is, during programming, if a high voltage of 12V is applied to the control gate, the channel is inversioned, 7V is applied to the drain, and the source and the well are grounded. Carrier (electron) is injected to make programming.
소거(erase)동작은, 플로팅게이트에 저장된 캐리어(전자)를 방출시키기 위해 이피롬(EPROM)에서는 자외선 소거법을 사용하고, 이이피롬(EEPROM)에서는 솟/드레인 또는 벌크에 고전압을 인가하여 소거시킨다.The erasing operation uses an ultraviolet erasing method in EPROM to release carriers (electrons) stored in the floating gate, and applies a high voltage to soot / drain or bulk in EEPROM.
읽기(read)동작은 셀 트랜지스터의 문턱전압을 읽어 셀의 상태(cell status) 즉, 온/오프 상태를 판정하여 읽기동작을 수행한다. 다시 말하면, 콘트롤게이트에 5V를 인가하고 드레인에 1V를 인가하면, 프로그램된 셀은 문턱전압이 하이상태(최소 5V 이상)로서 오프되고, 소거 셀은 문턱전압이 로우상태로서 온으로 판정한다.A read operation reads a threshold voltage of a cell transistor to determine a cell state, that is, an on / off state, and performs a read operation. In other words, when 5V is applied to the control gate and 1V is applied to the drain, the programmed cell is turned off as the high state (at least 5V or more), and the erase cell determines that the threshold voltage is on as the low state.
도 1a 내지 도 1b 는 종래 기술에 따라 제조된 반도체장치의 이이피롬 소자의 채널길이방향 및 채널 폭방향에서 각각 바라본 단면도이다.1A to 1B are cross-sectional views respectively seen in the channel length direction and the channel width direction of an Y-pyrom element of a semiconductor device manufactured according to the prior art.
도 1a와 도 1b를 참조하면, 실리콘 기판(10)의 소정 부위에 소자격리영역과 소자활성영역을 정의하는 LOCOS(local oxidation of silicon)방법에 의하여 형성된 필드산화막(11)이 소자활성영역만을 노출시키는 형태로 형성되어 있다.1A and 1B, a field oxide film 11 formed by a local oxidation of silicon (LOCOS) method defining a device isolation region and a device active region in a predetermined portion of the silicon substrate 10 exposes only the device active region. It is formed in the form to make.
기판(10)의 활성영역에는 산화막으로 이루어진 게이트절연막(12)과 그 위에 폴리실리콘으로 이루어진 콘트롤게이트(13), O-N-O구조의 절연막으로 이루어진 인터폴리막(14)과 역시 폴리실리콘으로 이루어진 콘트롤게이트(15)가 형성되어 있다.The active region of the substrate 10 includes a gate insulating film 12 made of an oxide film, a control gate 13 made of polysilicon, an interpoly film 14 made of an ONO structure, and a control gate made of polysilicon ( 15) is formed.
이때, 비휘발성 메모리 셀의 구현에 있어서 프로그래밍 특성에 중요한 요소중의 하나인 콘트롤게이트와 플로팅게이트의 인터폴리막(14)에 의하여 상호 접촉되는 면적비를 나타내는 커플링비(coupling ratio)가 필드산화막(11) 상부에 위치한 부위를 제외하고는 거의 평면구조에 의하여 결정되므로 커플링비를 증가시키는데 한계가 있다.At this time, a coupling ratio representing the area ratio of the contact between the control gate and the floating gate interpoly film 14, which is one of the important factors for the programming characteristics in the implementation of the nonvolatile memory cell, is the field oxide film 11 Except for the portion located at the top, it is almost determined by the planar structure, so there is a limit to increase the coupling ratio.
또한, 종래 기술에 따른 비휘발성 메모리소자 제조방법은 다음과 같다.In addition, a method of manufacturing a nonvolatile memory device according to the prior art is as follows.
먼저, 제 1 도전형 실리콘 기판(10)의 소정 부위에 제 2 도전형 웰을 형성하고 LOCOS방법으로 소자격리막인 필드산화막(11)을 형성한 다음, 게이트산화막(12)을 열산화방법으로 기판 표면을 산화시켜 형성하고, 그 위에 폴리실리콘층을 증착한 다음 패터닝하여 메모리 셀 내에만 잔류하는 플로팅게이트(13)를 형성한다.First, a second conductivity type well is formed in a predetermined portion of the first conductivity type silicon substrate 10, and a field oxide layer 11, which is a device isolation film, is formed by a LOCOS method, and then the gate oxide layer 12 is thermally oxidized. The surface is formed by oxidizing, depositing a polysilicon layer thereon, and then patterning to form a floating gate 13 remaining only in the memory cell.
그 다음, 플로팅게이트(13)의 노출된 상부 표면에 폴리실리콘간의 절연막인 ONO막(14)을 형성한다.Then, on the exposed upper surface of the floating gate 13, an ONO film 14, which is an insulating film between polysilicon, is formed.
그리고, ONO막(14) 표면을 포함하는 기판 상부 전면에 폴리실리콘층을 다시 증착한후 채널 길이방향으로 길게 패터닝하여 콘트롤게이트(15)를 이웃한 메모리 셀과 공유하도록 형성한다.The polysilicon layer is again deposited on the entire upper surface of the substrate including the surface of the ONO film 14, and then patterned to be long in the channel length direction to share the control gate 15 with the neighboring memory cells.
그리고, 콘트롤게이트를 마스크로하여 소스/드레인(16) 형성용 제 1 도전형 불순물 이온주입으로 이온매몰층을 형성한 후 확산공정을 실시하여 불순물 확산영역(16)을 형성한다.The ion buried layer is formed by implanting the first conductivity type impurity ions for forming the source / drain 16 using the control gate as a mask, and then the diffusion process is performed to form the impurity diffusion region 16.
상술한 바와 같이 종래의 기술에 있어서 소자격리막인 필드산화막이 LOCOS 방법으로 형성되기 때문에 버즈 비크(bird's beak)등의 문제로 셀의 집적도 증가에 불리하고, 플로팅게이트의 상부가 편평한 구조를 가지므로 플로팅게이트와 콘트롤게이트의 커플링비가 작아 프로그래밍 속도가 느리며, 또한, 이와 같은 구조로 이이피롬 및 플래쉬(EEPROM & flash) 셀 구현시 안정된 소거특성을 확보하기 곤란한 문제점이 있다.As described above, since the field oxide film, which is an element isolation film, is formed by the LOCOS method in the related art, it is disadvantageous to increase the cell density due to problems such as bird's beak, and floats because the upper portion of the floating gate has a flat structure. Since the coupling ratio between the gate and the control gate is small, the programming speed is low, and such a structure has a problem that it is difficult to secure stable erase characteristics when implementing EEPROM and flash cells.
따라서, 상기의 문제점을 해결하기 위하여 본 발명은 화학기상증착 및 포토리쏘그래피로 소자격리용 소자격리막을 형성하고 이러한 소자격리막 패턴을 이용하여 상부 표면적이 극대화된 플로팅 게이트를 형성하여 플로팅게이트와 콘트롤게이트간의 커플링 비를 증가시켜 프로그래밍 및 소거동작 특성을 개선하도록 한 반도체장치의 비휘발성 메모리 소자 및 그 제조방법을 제공한다.Accordingly, in order to solve the above problems, the present invention forms a device isolation film for chemical isolation and photolithography, and forms a floating gate having an upper surface area maximized using the device isolation pattern, thereby forming a floating gate and a control gate. A nonvolatile memory device of a semiconductor device and a method of manufacturing the same are provided to increase a coupling ratio between the two to improve programming and erase operation characteristics.
상기 목적을 달성하기 위한 본 발명의 일 실시예는 반도체 기판상에 상기 기판의 소정부위를 노출시키는 개구부가 형성된 제 1 절연막과, 상기 개구부에 의하여 노출된 상기 기판 표면에 형성된 게이트절연막과, 상기 게이트절연막을 중심으로 상기 제 1 절연막 하단의 상기 기판에 서로 대응되게 형성된 한 쌍의 불순물 도핑영역과, 상부 표면에 다수개의 홈이 형성되고 모서리부는 계단형태의 프로필을 가지며 상기 개구부를 매립하는 콘트롤게이트와, 상기 콘트롤게이트의 상부 표면을 덮는 제 2 절연막과, 상기 제 2 절연막을 덮는 콘트롤게이트를 포함하여 이루어진다.An embodiment of the present invention for achieving the above object is a first insulating film having an opening for exposing a predetermined portion of the substrate on a semiconductor substrate, a gate insulating film formed on the surface of the substrate exposed by the opening, and the gate A pair of impurity doping regions formed to correspond to each other on the substrate below the first insulating layer, with a plurality of grooves formed on an upper surface thereof, and a corner portion having a stepped profile, and a control gate filling the opening; And a second insulating film covering an upper surface of the control gate and a control gate covering the second insulating film.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예는 소자활성영역과 소자격리영역이 정의된 반도체 기판의 소정 부위에 서로 이격된 한 쌍의 도핑영역을 형성하는 단계와, 상기 기판상에 서로 식각선택비가 큰 절연체로 제 1 절연막과 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막과 상기 제 1 절연막의 소정부위를 제거하여 상기 소자활성영역의 상기 도핑영역사이의 상기 기판 표면을 노출시키는 콘택홀 형태의 개구부를 형성하는 단계와, 상기 개구부에 의하여 노출된 상기 제 1 절연막의 측면을 소정 두께로 제거하여 상기 개구부의 내부 공간을 확장시키는 단계와, 상기 개구부에 의하여 노출된 상기 기판 표면에 게이트절연막을 형성하는 단계와, 상기 개구부를 제 1 도전층으로 충전시키는 단계와, 상기 제 2 절연막을 제거하여 상기 제 1 절연막의 표면을 노출시키는 단계와, 노출된 제 1 절연막의 표면을 소정 두께만큼 제거하여 상기 제 1 도전층의 측면을 일부 노출시키는 단계와, 노출된 제 1 도전층의 상부 표면에 제 3 절연막을 형성하는 단계와, 상기 제 3 절연막 표면에 제 2 도전층 패턴을 형성하는 단계를 포함하여 이루어진다.Another embodiment of the present invention for achieving the above object is to form a pair of doped regions spaced apart from each other on a predetermined portion of the semiconductor substrate in which the device active region and the device isolation region defined, and etching each other on the substrate Sequentially forming a first insulating film and a second insulating film with an insulator having a high selectivity, and removing a predetermined portion of the second insulating film and the first insulating film to expose the substrate surface between the doped regions of the device active region. Forming an opening in the form of a contact hole, removing a side surface of the first insulating film exposed by the opening to a predetermined thickness, and expanding an inner space of the opening; Forming a gate insulating film, filling the opening with a first conductive layer, removing the second insulating film, and Exposing the surface of the first insulating layer, removing the exposed surface of the first insulating layer by a predetermined thickness to partially expose the side surface of the first conductive layer, and exposing a third surface to the exposed upper surface of the first conductive layer. Forming an insulating film and forming a second conductive layer pattern on the surface of the third insulating film.
도 1a 내지 도 1b 는 종래 기술에 따라 제조된 반도체장치의 이이피롬 소자의 채널 길이방향 및 채널 폭방향에서 각각 바라본 단면도1A to 1B are cross-sectional views respectively seen in a channel length direction and a channel width direction of an Y-pyrom element of a semiconductor device manufactured according to the prior art.
도 2는 본 발명에 따른 반도체장치의 비휘발성 메모리 소자의 레이아웃2 is a layout of a nonvolatile memory device of a semiconductor device according to the present invention.
도 3a 내지 도 3b는 본 발명에 따른 반도체장치의 비휘발성 메모리소자의 구조를 각각 도 2의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따라 채널길이 방향과 채널폭 방향으로 바라본 단면 구조도3A to 3B are cross-sectional structural views of the structure of the nonvolatile memory device of the semiconductor device according to the present invention as viewed in the channel length direction and the channel width direction along the cutting lines I-I 'and II-II' of FIG. 2, respectively.
도 4a 내지 도 4g는 본 발명에 따른 반도체장치의 비휘발성 메모리소자 제조공정을 도시한 제조공정 단면도4A to 4G are cross-sectional views illustrating a manufacturing process of a nonvolatile memory device in a semiconductor device according to the present invention.
본 발명은 비휘발성 메모리의 셀을 구현하는데 있어서 프로그래밍 특성 개선에 중요한 요소인 플로팅게이트와 콘트롤게이트의 접촉면적을 증가시켜 커플링비를 개선하므로서 프로그래밍 및 소거동작 특성을 개선한다.The present invention improves the programming and erasing operation by improving the coupling ratio by increasing the contact area between the floating gate and the control gate, which is an important factor in improving the programming characteristics in implementing a cell of a nonvolatile memory.
즉, 본 발명에서는 소자격리를 위한 소자격리막을 형성하기 위하여 CVD(chemical vapor deposition)방법으로 질화막과 산화막(HLD) 적층구조의 절연막을 형성한 다음, 절연막의 소정 부위를 제거하여 콘택홀 모양의 개구부를 형성하고, 개구부에 의하여 노출된 질화막을 등방성식각으로 제거하여 다양한 프로파일을 갖도록 개구부 내부 표면을 변화시킨다. 이와 같이 변화된 개구부에 플로팅게이트를 형성하므로 한번의 에치백으로 플로팅게이트를 패터닝할 수 있다.That is, in the present invention, in order to form a device isolation film for device isolation, an insulating film having a nitride film and an oxide film (HLD) laminated structure is formed by a chemical vapor deposition (CVD) method, and then a predetermined portion of the insulating film is removed to form a contact hole. Is formed, and the nitride film exposed by the opening is removed by isotropic etching to change the inner surface of the opening to have various profiles. Since the floating gate is formed in the changed opening as described above, the floating gate can be patterned with one etch back.
그리고, 플로팅게이트 형성용 폴리실리콘의 증착을 상부에 보이드(void)가 형성될 수 있도록 하므로 플로팅게이트와 콘트롤게이트의 커플링비를 증가시켜 프로그래밍 특성을 개선하는 동시에 소거동작용 소거경로를 제공하므로 소거속도 또한 개선된다.Since the deposition of the polysilicon for forming the floating gate allows voids to be formed thereon, the coupling ratio between the floating gate and the control gate is increased, thereby improving programming characteristics and providing an erasing action erasing path. It is also improved.
또한, 식각선택비가 큰재료로 적층구조의 소자격리막에 개구부를 형성하므로 개구부의 상부 프로파일이 계단 형태를 갖도록 형성할 수 있어 커플링비를 더욱 증가시킬 수 있다.In addition, since the openings are formed in the device isolation layer of the stacked structure using a material having a high etching selectivity, the upper profile of the openings may be formed to have a step shape, and thus the coupling ratio may be further increased.
도 2는 본 발명에 따른 반도체장치의 비휘발성 메모리 소자의 레이아웃이다.2 is a layout of a nonvolatile memory device of the semiconductor device according to the present invention.
실리콘 기판(20)상의 소정 부위에 소스/드레인으로 사용되는 다수개의 BN+형 불순물 도핑영역(220)이 서로 격리되어 규칙적인 형태로 배열되어 있다.A plurality of BN + type impurity doped regions 220 which are used as a source / drain at predetermined portions on the silicon substrate 20 are separated from each other and arranged in a regular form.
불순물 도핑영역(220)이 형성되지 않은 기판 상부에 기판에 수평방향으로 다수개의 콘트롤게이트(28)가 평행하게 형성되어 있다.A plurality of control gates 28 are formed parallel to the substrate in the horizontal direction on the substrate where the impurity doped region 220 is not formed.
기판에 대한 수직방향으로 서로 격리되어 형성된 불순물 도핑영역(220) 사이의 기판 상부와 콘트롤 게이트(28) 사이에는 소정 형태의 플로팅게이트(260)가 위치한다.A floating gate 260 having a predetermined shape is positioned between the control gate 28 and the upper substrate between the impurity doped regions 220 formed to be separated from each other in a direction perpendicular to the substrate.
되되지는 않았지만, 플로팅게이트(260)와 콘트롤게이트(28) 사이에는 인터폴리막(inter-polysilicon layer)인 ONO막이 형성되어 이들을 절연시킨다.Although not, the ONO film, which is an inter-polysilicon layer, is formed between the floating gate 260 and the control gate 28 to insulate them.
도 3a 내지 도 3b는 본 발명에 따른 반도체장치의 비휘발성 메모리소자의 구조를 각각 도 2의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따라 채널길이 방향과 채널폭 방향으로 바라본 단면 구조도이다.3A to 3B are cross-sectional structural views of the structure of the nonvolatile memory device of the semiconductor device according to the present invention viewed in the channel length direction and the channel width direction along the cutting lines I-I 'and II-II' of FIG. 2, respectively.
도 3a와 도 3b를 참조하면, 제 2 도전형 실리콘 기판(20)의 소정 부위에 솟/드레인으로 사용되는 제 1 도전형 불순물로 도핑된 영역인 BN+졍션(220)이 소정의 간격으로 이웃한 BN+졍션과 이격된 채 형성되어 있다.Referring to FIGS. 3A and 3B, the BN + cushion 220 which is a region doped with a first conductivity type impurity to be used as a drain / drain in a predetermined portion of the second conductivity type silicon substrate 20 is neighbored at predetermined intervals. It is spaced apart from one BN + section.
BN+졍션(220) 표면을 포함하는 기판(20)상에 질화막으로 이루어진 소자격리막(230)이 콘택홀 형태로 기판의 활성영역을 노출시키는 개구부를 가지며 형성되어 있다.A device isolation film 230 made of a nitride film is formed on the substrate 20 including the surface of the BN + junction 220 with an opening exposing an active region of the substrate in the form of a contact hole.
개구부에 의하여 노출되는 기판 표면에는 산화막으로 이루어진 게이트절연막(25)이 얇게 형성되어 있고, 게이트절연막(25)상에는 개구부를 매립하면서 소자격리막(230) 상부 표면 위로 돌출된 플로팅게이트(260)가 폴리실리콘으로 형성되어 있다. 플로팅게이트(260)의 상부 표면 중앙부위는 오목한 형태로 함몰부위를 갖고 동시에 상부 표면 모서리는 다수개의 계단형태의 단면 프로파일을 갖는다. 본 발명의 실시예에서는 2단의 계단형태를 형성한다. 따라서, 전체적인 플로팅게이트(260)의 상부 표면이 불규칙한 요철형태를 가지므로 전체적인 상부 표면적이 확대되어 이후 콘트롤게이트(28)와의 커플링비를 증가시켜 프로그래밍 및 소거동작 속도를 개선한다.On the surface of the substrate exposed by the openings, a thin gate insulating film 25 made of an oxide film is formed. On the gate insulating film 25, a floating gate 260 protruding from the upper surface of the device isolation film 230 while filling the openings is formed of polysilicon. It is formed. The central portion of the upper surface of the floating gate 260 has a concave portion in a concave shape while the upper surface edge has a plurality of stepped cross-sectional profiles. In the embodiment of the present invention forms a two-step staircase. Therefore, since the upper surface of the entire floating gate 260 has an irregular concave-convex shape, the overall upper surface area is enlarged, thereby increasing the coupling ratio with the control gate 28 to improve the programming and erasing operation speed.
노출된 플로팅게이트(260)의 표면에는 절연체로 인터폴리막인 ONO막(27)이 얇게 형성되어 있고, 그(27) 위에는 폴리실리콘으로 이루어진 콘트롤게이트(28)가 도면상 수평방향으로 길게 형성되어 이웃한 셀 트랜지스터들과 공유된다.On the exposed surface of the floating gate 260, an ONO film 27, which is an interpoly film, is formed as an insulator, and on the 27, a control gate 28 made of polysilicon is formed long in the horizontal direction on the drawing. It is shared with neighboring cell transistors.
본 발명의 실시예에 따른 비휘발성 메모리소자의 동작은 다음과 같다.Operation of the nonvolatile memory device according to the embodiment of the present invention is as follows.
프로그래밍시(도 3a 참조), 콘트롤게이트(28)에 12V의 고전압을 인가하여 채널을 인버젼(inversion)시키고, 드레인에 7V를 인가시키며 소스와 기판 벌크 또는 웰을 그라운드시키면, 채널고온전자 주입에 의하여 드레인에서 플로팅게이트(260)로 핫-캐리어(전자)가 주입되어 프로그래밍이 이루어진다.During programming (see FIG. 3A), a high voltage of 12V is applied to the control gate 28 to invert the channel, apply 7V to the drain, and ground the source and substrate bulk or well. Hot-carrier (electrons) are injected from the drain into the floating gate 260 to perform programming.
소거(erase)동작(도 3b 참조)은, 플로팅게이트(260)에 저장된 캐리어(전자)를 방출시키기 위해 콘트롤게이트(28)에 고전압을 인가하고 소스/드레인을 등전위로 그라운드시키면 FN(Fowler Nordheim) 터넬링(tunneling)효과에 의하여 소거되고, 이때, 플로팅게이트(260)와 콘트롤게이트(28)가 만나는 계단형태 프로파일의 뾰족한 부위에서 FN 터넬링이 용이하게 일어난다.An erase operation (see FIG. 3B) is applied to the Fowler Nordheim (FN) by applying a high voltage to the control gate 28 to ground the carrier (electrons) stored in the floating gate 260 and grounding the source / drain to equipotential. FN tunneling occurs easily at the pointed portion of the stepped profile where the floating gate 260 and the control gate 28 meet, due to the tunneling effect.
읽기(read)동작(도 3a 참조)은 셀 트랜지스터의 문턱전압을 읽어 셀의 상태(cell status) 즉, 온/오프 상태를 판정하여 읽기동작을 수행한다. 다시 말하면, 콘트롤게이트(28)에 5V를 인가하고 드레인에 1V를 인가하면, 프로그램된 셀은 문턱전압이 하이상태(최소 5V 이상)로서 오프로 판정하고, 소거 셀은 문턱전압이 로우상태로서 온으로 판정한다.A read operation (see FIG. 3A) reads a threshold voltage of a cell transistor to determine a cell state, that is, an on / off state, and performs a read operation. In other words, when 5V is applied to the control gate 28 and 1V is applied to the drain, the programmed cell is determined to be off with the threshold voltage high (at least 5V or more), and the erase cell is turned on with the threshold voltage low. Determined by
도 4a 내지 도 4g는 본 발명에 따른 반도체장치의 비휘발성 메모리소자 제조공정을 도시한 제조공정 단면도로서, 도 4f와 도 4g는 동일한 단계에서 각각 채널 길이방향과 채널 폭방향에서 바라본 메모리셀의 단면도를 나타낸다.4A to 4G are cross-sectional views illustrating a manufacturing process of a nonvolatile memory device of a semiconductor device according to the present invention. FIGS. 4F and 4G are cross-sectional views of memory cells viewed in a channel length direction and a channel width direction, respectively, in the same step. Indicates.
도 4a를 참조하면, 제 2 도전형 기판인 실리콘기판(20)상에 산화막을 증착한 다음 소스/드레인 형성영역을 노출시키도록 포토리쏘그래피로 패터닝하여 산화막패턴(21)으로 이루어진 이온주입마스크(21)를 형성한다. 이때, 이온주입마스크(21)에 의하여 노출되는 부위는 트랜지스터의 채널이 형성될 수 있도록 서로 소정의 간격으로 이격되게 형성된다.Referring to FIG. 4A, an ion implantation mask including an oxide film pattern 21 is formed by depositing an oxide film on a silicon substrate 20, which is a second conductivity type substrate, and then patterning the photolithography to expose a source / drain formation region. 21). In this case, the portions exposed by the ion implantation mask 21 are formed to be spaced apart from each other by a predetermined interval so that the channel of the transistor can be formed.
그리고, 이온주입마스크로 보호되지 않는 기판(20)의 노출부위에 졍션형성용 이온주입을 P 또는 As 등의 제 1 도전형 불순물 이온을 사용하여 실시하여 노출된 기판(20)에 BN+ 이온매몰층(22)을 형성한다.In addition, the BN + ion buried layer is exposed to the exposed substrate 20 by using a first conductivity type impurity ion such as P or As to inject the ion implantation to form a portion in the exposed portion of the substrate 20 which is not protected by the ion implantation mask. To form (22).
도 4b를 참조하면, 이온주입마스크를 습식식각 등의 등방성식각으로 제거하여 기판의 전표면을 노출시킨 다음, 기판의 전면에 질화막으로 제 1 절연막(23)과 HLD 등의 산화막으로 제 2 절연막(24)을 소정 두께로 각각 증착하여 형성한다. 이때, 제 1 절연막(23)과 제 2 절연막(24)은 서로 식각선택비가 큰 절연체로 증착하며 증착방법은 화학기상증착으로 하며, 증착 두께는 제 1 절연막(23)을 제 2 절연막(24)보다 두껍게 형성한다.Referring to FIG. 4B, the ion implantation mask is removed by isotropic etching such as wet etching to expose the entire surface of the substrate, and then the first insulating film 23 and the second insulating film by an oxide film such as HLD are nitrided on the entire surface of the substrate. 24) are formed by depositing each to a predetermined thickness. At this time, the first insulating film 23 and the second insulating film 24 are deposited with an insulator having a large etching selectivity. The deposition method is chemical vapor deposition, and the deposition thickness is defined by the first insulating film 23 and the second insulating film 24. Form thicker than
그리고, 제 2 절연막과 제 1 절연막의 소정 부위를 건식식각등의 비등방성식각을 사용하는 포토리쏘그래피로 제거하여 이온매몰층(22) 사이의 소자활성영역 기판(20) 표면을 노출시키는 콘택홀 형태의 개구부를 형성한다. 이때, 노출된기판(20) 표면을 중심으로 양쪽의 기판 부위에는 소스/드레인용 이온매몰층(22)이 위치하도록 개구부가 형성된다.The contact hole exposing the surface of the device active region substrate 20 between the ion buried layers 22 is removed by photolithography using anisotropic etching such as dry etching. To form openings. At this time, openings are formed at both sides of the exposed substrate 20 so that the source / drain ion buried layer 22 is positioned.
그 다음, 개구부에 의하여 노출된 질화막에 대한 등방성식각을 습식식각으로 실시하여 잔류한 산화막(24) 하부에 리세스(recess)된 형태의 질화막(23)을 잔류시킨다.Then, an isotropic etching of the nitride film exposed by the opening part is performed by wet etching to leave the nitride film 23 in a recessed shape below the remaining oxide film 24.
따라서, 개구부의 단면 프로파일을 살펴보면, 잔류한 산화막(24)에 의한 상부 개구부 지름이 잔류한 질화막(23)에 의한 하부 개구부 지름보다 작아지게 된다.Therefore, looking at the cross-sectional profile of the opening, the diameter of the upper opening by the remaining oxide film 24 is smaller than the diameter of the lower opening by the remaining nitride film 23.
그리고, 노출된 개구부 저면의 기판(20) 표면을 열산화시켜 게이트산화막(25)을 형성한다.The gate oxide film 25 is formed by thermally oxidizing the surface of the substrate 20 on the bottom surface of the exposed opening.
그리고, 도핑된 제 1 폴리실리콘층(26)을 개구부를 포함하는 제 2 절연막(24)상에 화학기상증착으로 증착하여 형성한다. 이때, 개구부의 상부 지름이 하부 지름보다 작으므로 개구부 내부에 증착되는 제 1 폴리실리콘층(26)에 보이드(void, V1)가 형성된다.In addition, the doped first polysilicon layer 26 is formed by chemical vapor deposition on the second insulating layer 24 including the openings. At this time, since the upper diameter of the opening is smaller than the lower diameter, voids V1 are formed in the first polysilicon layer 26 deposited inside the opening.
도 4c를 참조하면, 산화막인 제 2 절연막(24)의 표면을 식각정지층으로 이용하는 에치백을 제 1 폴리실리콘층에 실시하여 개구부내에 제 1 폴리실리콘층(260)을 잔류시킨다. 이때, 보이드의 일부는 상부가 개방되어 홈(V2)을 형성하여 노출 표면부위를 극대화하며, 잔류한 제 1 폴리실리콘층(260)은 비휘발성 메모리 소자의 플로팅게이트(260)가 되므로, 본 발명의 실시예에서는 일회의 식각공정으로 상부 표면적이 확장된 플로팅게이트(260)를 패터닝하여 형성한다.Referring to FIG. 4C, an etch back using the surface of the second insulating film 24, which is an oxide film, as an etch stop layer is applied to the first polysilicon layer to leave the first polysilicon layer 260 in the opening. At this time, a portion of the void is opened to form a groove (V2) to maximize the exposed surface area, and the remaining first polysilicon layer 260 becomes a floating gate 260 of the nonvolatile memory device, the present invention In the exemplary embodiment of the present invention, the floating gate 260 having the extended upper surface area is patterned by one etching process.
도 4d를 참조하면, 잔류한 산화막인 제 2 절연막을 습식식각으로 제거하여 질화막인 잔류한 제 1 절연막(23)의 상부 표면을 노출시키는 동시에, 플로팅게이트(260)의 계단형태의 모서리 표면(V3)도 노출시킨다. 따라서, 플로팅게이트(260) 노출부위 표면적은 보이드가 개방된 홈(V2)과 모서리의 계단부(V3)에 의하여 증가하므로 커플링비가 증가한다.Referring to FIG. 4D, the second insulating film, which is a residual oxide film, is removed by wet etching to expose the upper surface of the first insulating film 23, which is a nitride film, and at the same time, a stepped edge surface V3 of the floating gate 260. ). Accordingly, the surface area of the exposed portion of the floating gate 260 is increased by the groove V2 in which the void is opened and the stepped portion V3 of the edge, thereby increasing the coupling ratio.
도 4e를 참조하면, 잔류한 제 1 절연막(230)에 에치백을 실시하여 그 두께를 소정 높이 만큼 감소시켜 플로팅게이트(260)의 측면(V4)을 일부 노출시켜 전체적인 플로팅게이트(260)의 노출면적을 극대화시킨다. 따라서, 커플링비는 더욱 증가한다.Referring to FIG. 4E, the remaining first insulating film 230 is etched back to decrease its thickness by a predetermined height to partially expose the side surface V4 of the floating gate 260 to expose the entire floating gate 260. Maximize the area. Thus, the coupling ratio is further increased.
도 4f와 도 4g를 참조하면, 노출된 플로팅게이트(260)의 표면에 인터폴리막(inter-polysilicon layer, 27) 형성용으로 산소와 질소로 이루어진 절연막인 ONO막(27)을 얇게 형성한다.4F and 4G, the ONO film 27, which is an insulating film made of oxygen and nitrogen, is formed on the exposed surface of the floating gate 260 to form an inter-polysilicon layer 27.
그리고, 인터폴리막(27) 표면과 노출된 제 1 절연막(230)의 표면에 도핑된 제 2 폴리실리콘층을 화학기상증착으로 형성한 다음 포토리쏘그래피로 패터닝하여 도면상 수평방향으로 길게 패터닝된 잔류한 제 2 폴리실리콘층(28)으로 이루어진 콘트롤게이트(28)를 형성한다.The second polysilicon layer doped on the surface of the interpoly film 27 and the exposed first insulating film 230 is formed by chemical vapor deposition, and then patterned by photolithography to be patterned in the horizontal direction in the drawing. The control gate 28 made of the remaining second polysilicon layer 28 is formed.
따라서, 소자격리를 위한 소자격리막을 형성하기 위하여 CVD(chemical vapor deposition)방법으로 질화막과 산화막(HLD) 적층구조의 절연막을 형성한 다음, 절연막의 소정 부위를 제거하여 콘택홀 모양의 개구부를 형성하고, 개구부에 의하여 노출된 질화막을 등방성식각으로 제거하여 다양한 프로파일을 갖도록 개구부 내부 표면을 변화시킨다. 이와 같이 변화된 개구부에 플로팅게이트를 형성하므로 한번의에치백으로 플로팅게이트를 패터닝할 수 있다.Therefore, in order to form a device isolation film for device isolation, an insulating film of a nitride film and an oxide film (HLD) layer is formed by a chemical vapor deposition (CVD) method, and then a portion of the insulating film is removed to form a contact hole-shaped opening. The nitride film exposed by the opening is isotropically removed to change the inner surface of the opening to have various profiles. Since the floating gate is formed in the changed opening as described above, the floating gate can be patterned with a single etch back.
그리고, 플로팅게이트 형성용 폴리실리콘의 증착을 상부에 보이드(void)가 형성될 수 있도록 하므로 플로팅게이트와 콘트롤게이트의 커플링비를 증가시켜 프로그래밍 특성을 개선하는 동시에 소거동작용 소거경로를 제공하므로 소거속도 또한 개선된다.Since the deposition of the polysilicon for forming the floating gate allows voids to be formed thereon, the coupling ratio between the floating gate and the control gate is increased, thereby improving programming characteristics and providing an erasing action erasing path. It is also improved.
또한, 식각선택비가 큰재료로 적층구조의 소자격리막에 개구부를 형성하므로 개구부의 상부 프로파일이 계단 형태를 갖도록 형성할 수 있어 커플링비를 더욱 증가시킬 수 있는 장점이 있다.In addition, since the opening is formed in the device isolation layer of the laminated structure by a material having a large etching selectivity, the upper profile of the opening may be formed to have a step shape, and thus, the coupling ratio may be further increased.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000009815A KR100356821B1 (en) | 2000-02-28 | 2000-02-28 | Non-volatile semiconductor memory device and fabricating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000009815A KR100356821B1 (en) | 2000-02-28 | 2000-02-28 | Non-volatile semiconductor memory device and fabricating method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010084627A true KR20010084627A (en) | 2001-09-06 |
| KR100356821B1 KR100356821B1 (en) | 2002-10-18 |
Family
ID=19650698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000009815A KR100356821B1 (en) | 2000-02-28 | 2000-02-28 | Non-volatile semiconductor memory device and fabricating method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100356821B1 (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486651B1 (en) * | 2002-09-17 | 2005-05-03 | 동부아남반도체 주식회사 | Method for forming flash memory cell |
| KR100497195B1 (en) * | 2003-01-30 | 2005-06-23 | 동부아남반도체 주식회사 | Flash memory and fabrication method thereof |
| KR100530810B1 (en) * | 2003-12-30 | 2005-11-23 | 동부아남반도체 주식회사 | Flash Device Fabrication Method |
| KR100812080B1 (en) * | 2007-06-26 | 2008-03-07 | 주식회사 동부하이텍 | Non volatile memory device and method for fabricating the same |
| US7595239B2 (en) | 2005-04-28 | 2009-09-29 | Hynix Semiconductor Inc. | Method of fabricating flash memory device |
| KR101051810B1 (en) * | 2004-12-30 | 2011-07-25 | 매그나칩 반도체 유한회사 | Cells of Nonvolatile Memory Devices and Manufacturing Method Thereof |
| KR101443507B1 (en) * | 2012-12-14 | 2014-09-22 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Memory devices and methods of manufacture thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100552588B1 (en) | 2004-10-26 | 2006-02-15 | 삼성전자주식회사 | Method of manufacturing a semiconductor device |
-
2000
- 2000-02-28 KR KR1020000009815A patent/KR100356821B1/en not_active IP Right Cessation
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486651B1 (en) * | 2002-09-17 | 2005-05-03 | 동부아남반도체 주식회사 | Method for forming flash memory cell |
| KR100497195B1 (en) * | 2003-01-30 | 2005-06-23 | 동부아남반도체 주식회사 | Flash memory and fabrication method thereof |
| KR100530810B1 (en) * | 2003-12-30 | 2005-11-23 | 동부아남반도체 주식회사 | Flash Device Fabrication Method |
| KR101051810B1 (en) * | 2004-12-30 | 2011-07-25 | 매그나칩 반도체 유한회사 | Cells of Nonvolatile Memory Devices and Manufacturing Method Thereof |
| US7595239B2 (en) | 2005-04-28 | 2009-09-29 | Hynix Semiconductor Inc. | Method of fabricating flash memory device |
| KR100812080B1 (en) * | 2007-06-26 | 2008-03-07 | 주식회사 동부하이텍 | Non volatile memory device and method for fabricating the same |
| KR101443507B1 (en) * | 2012-12-14 | 2014-09-22 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Memory devices and methods of manufacture thereof |
| US9431107B2 (en) | 2012-12-14 | 2016-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory devices and methods of manufacture thereof |
| US10043919B2 (en) | 2012-12-14 | 2018-08-07 | Taiwan Semiconductor Manufacturing Company | Memory devices and methods of manufacture thereof |
| US10510902B2 (en) | 2012-12-14 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company | Memory devices and methods of manufacture thereof |
| US10770598B2 (en) | 2012-12-14 | 2020-09-08 | Taiwan Semiconductor Manufacturing Company | Memory devices and methods of manufacture thereof |
| US11251314B2 (en) | 2012-12-14 | 2022-02-15 | Taiwan Semiconductor Manufacturing Company | Memory devices and methods of manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100356821B1 (en) | 2002-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7301196B2 (en) | Nonvolatile memories and methods of fabrication | |
| KR100539247B1 (en) | Split gate type non-volatile semiconductor memory device and method of fabricating the same | |
| KR100621553B1 (en) | Nonvolatile memory device and method for fabricating the same | |
| KR100546405B1 (en) | Split gate type non-volatile semiconductor memory device and method of fabricating the same | |
| KR20060084444A (en) | 2-transistor memory cell and method for manufacturing | |
| KR100634162B1 (en) | Split-gate memory device and fabricating method thereof | |
| US6429076B2 (en) | Flash EPROM memory cell having increased capacitive coupling and method of manufacture thereof | |
| JP2000150676A (en) | Non-volatile semiconductor memory and its manufacture | |
| KR100593749B1 (en) | Method for manufacturing flash memory device and flash memory device manufactured thereby | |
| KR100356821B1 (en) | Non-volatile semiconductor memory device and fabricating method thereof | |
| KR100585097B1 (en) | EEPROM device and method for fabricating the same | |
| KR100261996B1 (en) | Flash memory cell and fabricating method thereof | |
| KR100376863B1 (en) | Non-volatile semiconductor memory device and fabricating method thereof | |
| KR100546379B1 (en) | Local SONOS type Non-volatile memory device by self-aligned technique and manufacturing method thereof | |
| KR100351051B1 (en) | Method for fabricating non-volatile memory cell having bilayered structured floating gate | |
| KR100210857B1 (en) | Non-volatile semiconductor memory and its manufacturing method | |
| KR100376864B1 (en) | Non-volatile semiconductor memory device and fabricating method thereof | |
| KR20010084622A (en) | Non-volatile semiconductor memory device and fabricating method thereof | |
| KR20020025782A (en) | Semiconductor memory device and method for fabricating the same | |
| KR100536799B1 (en) | semiconductor device and fabricating method thereof | |
| KR100279001B1 (en) | Manufacturing Method of Flash Memory Cell | |
| KR100303916B1 (en) | Manufacturing method of flash memory cell | |
| KR100261187B1 (en) | Nonvolatile memory device and method for fabricating the same | |
| KR100267768B1 (en) | Method for manufacturing nonvolatile memory device | |
| KR20020014600A (en) | Non-volatile semiconductor memory device and fabricating method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |