KR20010084067A - Digital lock detector including one-shot delay circuit - Google Patents

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Abstract

PURPOSE: A digital lock detector including one shot delay circuit is provided to detect whether the lock is existing or not by generating a pulse width having an exact delay time. CONSTITUTION: A digital lock detector includes one shot delay circuit(110) and a D flip-flop(120). The one shot delay circuit(110) generates a narrow width pulse about 15 nanosecond by using an input signal with an output signal of a PLL(phase locked loop) circuit, in locking. The input signal(LD_IN) is inputted to the data terminal of the D flip-flop(120). And the one shot delay circuit(110) receives the narrow width pulse signal and increases it to a pulse width having a desiring delay time and inputs it to the clock terminal of the D flip-flop(120). And the flip-flop(120) compares the two signals(LD_IN,c).

Description

원샷 딜레이 회로를 구비한 디지털 락 검출 회로{DIGITAL LOCK DETECTOR INCLUDING ONE-SHOT DELAY CIRCUIT}DIGITAL LOCK DETECTOR INCLUDING ONE-SHOT DELAY CIRCUIT}

본 발명은 디지털 락 검출 회로에 관한 것으로, 좀 더 구체적으로 RC 시정수를 이용하여 원하는 딜레이 시간을 갖는 원샷 딜레이 회로를 구비하는 디지털 락 검출 회로에 관한 것이다.The present invention relates to a digital lock detection circuit, and more particularly, to a digital lock detection circuit having a one-shot delay circuit having a desired delay time using an RC time constant.

위상 동기 루프(PLL : Phase Locked Loop) 회로는 무선 통신 장치, 컴퓨터 시스템등과 같은 많은 전자 응용 분야에서 사용된다. PLL 회로는 한 주파수에서 다른 주파수로 변이되면, 일정 시간이 경과된 후에 위상과 주파수가 일치하게 된다. 이러한 현상을 락(lock)이 되었다고 하며, 락이 되었는지를 판별하기 위한 다양한 회로들이 제공되고 있다.Phase Locked Loop (PLL) circuits are used in many electronic applications such as wireless communication devices, computer systems, and the like. When a PLL circuit transitions from one frequency to another, the phase and frequency coincide after a certain time. This phenomenon is referred to as a lock, and various circuits for determining whether a lock has been provided.

예를 들어, PLD(Phase Locked Detector) 회로는 출력 단자의 위상차를 검출하여 업(up), 다운(down) 신호를 발생한다. 그리고 업, 다운 신호가 작은 위상차 이하의 신호로 일정 시간 동안 입력될 경우에 로우 패스 필터(LPF)를 통과시켜 락의 유무를 판별한다. 이러한 방식을 아날로그 락 검출 방식이라 한다.For example, a phase locked detector (PLD) circuit detects a phase difference of an output terminal and generates an up and down signal. When the up and down signals are input for a predetermined time as a signal having a small phase difference or less, a low pass filter LPF is passed to determine whether a lock is present. This method is called an analog lock detection method.

또한 다른 예로서, 도 1에 도시된 바와 같이 디지털 락 검출 회로(10)가 구현되어 있다. 상기 디지털 락 검출 회로(10)는 기준 신호(fr)를 받아들이는 제 1 딜레이 회로(12)와 노어 게이트(16)와, VCO 회로(미도시됨)의 출력 신호로부터 분주된 입력 신호(fp)를 받아들이는 제 2 딜레이 회로(14) 및 D 플립플럽(18)을 포함한다.As another example, the digital lock detection circuit 10 is implemented as shown in FIG. 1. The digital lock detection circuit 10 includes an input signal fp divided from an output signal of a first delay circuit 12 and a NOR gate 16 that receives a reference signal fr, and a VCO circuit (not shown). The second delay circuit 14 and the D flip-flop 18 for receiving a.

그리고 제 1 및 제 2 딜레이 회로(12, 14)는 예컨대, 인버터 회로로 구비되며, 제 2 딜레이 회로(14)의 딜레이 시간은 제 1 딜레이 회로(12)의 딜레이 시간의1/2로 구비된다.The first and second delay circuits 12 and 14 are provided as, for example, inverter circuits, and the delay time of the second delay circuit 14 is provided as 1/2 of the delay time of the first delay circuit 12. .

따라서 상기 디지털 락 회로(10)는 락(lock)이 되었을 경우에 두 입력 신호(fr, fp)의 위상이 일치하게 된다.Therefore, when the digital lock circuit 10 is locked, the phases of the two input signals fr and fp are coincident with each other.

그리고 기준 신호(fr)는 제 1 딜레이 회로(12)를 경유하면서 딜레이 시간 D만큼 지연되고, 노어 게이트(16)를 경유하여 D 플립플럽(18)의 데이터 단자로 제공된다. 그리고 입력 신호(fp)는 제 2 딜레이 회로(14)를 경유하면서 D/2만큼 지연되어 D 플립플럽(18)의 클럭 단자로 제공된다.The reference signal fr is delayed by the delay time D while passing through the first delay circuit 12 and provided to the data terminal of the D flip flop 18 via the NOR gate 16. The input signal fp is delayed by D / 2 via the second delay circuit 14 and provided to the clock terminal of the D flip flop 18.

도 2를 참조하면, 두 신호 a, b는 딜레이 시간이 2 배만큼 차이가 난다. 만약 두 신호 a, b가 정확하게 락(lock)이 되었을 경우에 b 신호의 라이징 에지(rising edge)가 a 신호의 로직 하이 레벨의 정중앙에 오게 된다. 그러므로 두 신호 a, b의 위상차가 D/2 이하인 경우에 락이 걸린 것을 판단한다.Referring to FIG. 2, two signals a and b have a delay time difference of twice. If both signals a and b are correctly locked, the rising edge of the b signal is at the center of the logic high level of the a signal. Therefore, it is determined that the lock is engaged when the phase difference between the two signals a and b is less than or equal to D / 2.

그러나 상기 디지털 락 검출 회로(10)는 인버터 딜레이 회로의 공정 변동이 크므로 원하는 딜레이 시간을 정확하게 만들어 내는데 한계가 있다.However, since the process variation of the inverter delay circuit is large, the digital lock detection circuit 10 has a limitation in accurately generating a desired delay time.

또한 인버터 딜레이 회로의 전원 노이즈가 발생되는 경우에 잘못된 언락(unlock) 신호를 출력하게 된다. 그리고 두 입력 신호(fr, fp)의 로직 하이 레벨 폭은 오실레이터(미도시됨)의 주기에 따라 동작되지만, 두 입력 신호(fr, fp)의 듀티(duty) 사이클에 따라서 동작되므로 딜레이 시간이 제한되는 문제점이 있다.In addition, when power supply noise of the inverter delay circuit occurs, an incorrect unlock signal is output. The logic high level widths of the two input signals fr and fp operate according to the period of the oscillator (not shown), but the delay time is limited because they operate according to the duty cycle of the two input signals fr and fp. There is a problem.

본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 원하는 딜레이 시간을 얻을 수 있는 원샷 딜레이 회로를 구비하는 디지털 락 검출 회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problem, and to provide a digital lock detection circuit having a one-shot delay circuit capable of obtaining a desired delay time.

도 1은 일반적인 디지털 락 검출 회로의 구성을 도시한 블록도;1 is a block diagram showing the configuration of a general digital lock detection circuit;

도 2는 도 1에 도시한 디지털 락 검출 회로의 동작 타이밍도;2 is an operation timing diagram of the digital lock detection circuit shown in FIG. 1;

도 3은 본 발명에 따른 원샷 딜레이 회로를 이용한 디지털 락 검출 회로의 구성을 도시한 블록도;3 is a block diagram showing the configuration of a digital lock detection circuit using a one-shot delay circuit according to the present invention;

도 4는 도 3에 도시된 원샷 딜레이 회로의 구성을 도시한 블록도;4 is a block diagram showing the configuration of the one-shot delay circuit shown in FIG. 3;

도 5는 도 3에 도시된 디지털 락 검출 회로의 동작 타이밍도;5 is an operation timing diagram of the digital lock detection circuit shown in FIG. 3;

도 6은 본 발명의 실시예에 따른 디지털 락 검출 회로의 실제 응용 회로도; 그리고6 is a practical application circuit diagram of a digital lock detection circuit according to an embodiment of the present invention; And

도 7은 도 4에 도시된 원샷 딜레이 회로의 상세 회로도이다.FIG. 7 is a detailed circuit diagram of the one-shot delay circuit shown in FIG. 4.

* 도면의 주요 부분에 대한 부호 설명** Explanation of symbols on the main parts of the drawing *

100 : 디지털 락 검출 회로 110 : 원샷 딜레이 회로100: digital lock detection circuit 110: one-shot delay circuit

114 : RC 딜레이 회로 120 : D 플립플럽114: RC delay circuit 120: D flip flop

130 : 노어 게이트130: NOR gate

상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 위상 동기 루프 회로로부터 입력 신호를 받아들여서 서로 다른 주파수 간의 이동에 의한 락(lock) 상태를 검출하기 위한 디지털 락 검출 회로에 있어서: 상기 입력 신호로부터 RC 시정수에 의한 두배의 딜레이 시간을 갖는 출력 신호를 발생하는 딜레이 회로 및; 상기 입력 신호와 상기 출력 신호를 받아들이고, 상기 두 신호의 위상을 비교하여 상기 두 신호의 위상이 일치하면, 락 검출 신호를 출력하는 비교 회로를 포함한다.According to one aspect of the present invention for achieving the above object, in a digital lock detection circuit for receiving an input signal from a phase locked loop circuit to detect a lock state due to movement between different frequencies: A delay circuit for generating an output signal having a double delay time by the RC time constant from the signal; And a comparison circuit which receives the input signal and the output signal, compares the phases of the two signals, and outputs a lock detection signal if the phases of the two signals coincide.

이 특징의 바람직한 실시예에 있어서, 상기 비교 회로는 D 플립플럽 회로로 구비한다.In a preferred embodiment of this aspect, the comparison circuit comprises a D flip-flop circuit.

이 특징의 바람직한 실시예에 있어서, 상기 딜레이 회로는: 리셋 단자를 갖는 D 플립플럽과; 하나의 저항과 두 개의 캐패시터 및 스위칭 회로를 포함하고, 락(lock) 상태가 되었을 때 상기 입력 신호를 받아들여서 상기 원하는 딜레이 시간을 갖는 펄스 폭으로 증가시킨 후, 이를 상기 D 플립플럽의 클럭 단자로 출력하는 RC 딜레이 회로를 포함한다.In a preferred embodiment of this aspect, the delay circuit comprises: a D flip flop having a reset terminal; It includes one resistor, two capacitors and a switching circuit, and when it is locked, accepts the input signal and increases it to the pulse width with the desired delay time and then to the clock terminal of the D flip-flop. Output RC delay circuit.

이 특징의 바람직한 실시예에 있어서, 상기 비교 회로를 적어도 하나 이상 직렬로 구비하고 상기 복수개의 비교 회로들의 출력 신호를 노어 게이트에 연결하여, 상기 입력 신호로부터 연속적으로 락 상태가 검출되면, 상기 락 검출 신호를 출력하도록 구비한다.In a preferred embodiment of this aspect, the lock detection is provided if at least one comparison circuit is provided in series and an output signal of the plurality of comparison circuits is connected to a NOR gate so that a lock state is continuously detected from the input signal. It is provided to output a signal.

따라서 본 발명에 의하면, 상기 디지털 락 검출 회로는 입력 신호가 15 ns 이내의 펄스 폭을 갖고, 딜레이 회로의 출력 신호가 15 ns의 펄스 폭을 갖게 되면, 로직 로우 레벨의 출력 신호를 발생한다. 입력 신호가 15 ns 이상의 펄스 폭을 가지게 되면, 로직 하이 레벨의 출력 신호를 발생시킨다.Therefore, according to the present invention, the digital lock detection circuit generates a logic low level output signal when the input signal has a pulse width of 15 ns and the output signal of the delay circuit has a pulse width of 15 ns. When the input signal has a pulse width of 15 ns or more, it generates a logic high level output signal.

그리고 상기 디지털 락 검출 회로는 적어도 5 회 이상을 비교하여 모두 락 상태인 경우에 실제로 락이 되었다고 판별한다.The digital lock detection circuit compares at least five or more times to determine that the lock is actually locked when all are locked.

(실시예)(Example)

이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.DETAILED DESCRIPTION Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 원샷 딜레이 회로를 구비하는 디지털 락 검출 회로의 구성을 도시하고 있다.3 shows a configuration of a digital lock detection circuit having a one shot delay circuit according to the present invention.

도면을 참조하면, 상기 디지털 락 검출 회로(100)는 원샷 딜레이 회로(110)와 D 플립플럽(120)을 포함한다.Referring to the drawings, the digital lock detection circuit 100 includes a one-shot delay circuit 110 and a D flip flop 120.

상기 원샷 딜레이 회로(110)는 PLL 회로(미도시됨)의 출력 신호를 입력 신호(LD_IN)로 하여 락(lock)이 되었을 때 도 5에 도시된 바와 같이, 15 ns 정도의 좁은 폭을 가진 펄스 신호(narrow width pulse)를 발생한다.When the one-shot delay circuit 110 is locked by using the output signal of the PLL circuit (not shown) as the input signal LD_IN, as shown in FIG. 5, a pulse having a narrow width of about 15 ns is shown. Generate a narrow width pulse.

상기 입력 신호(LD_IN)는 상기 D 플립플럽(120)의 데이터 단자에 입력되고, 상기 좁은 폭을 갖는 펄스 신호를 원샷 딜레이 회로(110)가 받아들여서 원하는 딜레이 시간을 갖는 펄스 폭으로 증가시킨 후, 이를 D 플립플럽(120)의 클럭 단자에 인가한다. 그리고 상기 D 플립플럽(120)은 이들 두 신호(LD_IN, c)를 비교한다.The input signal LD_IN is input to the data terminal of the D flip-flop 120, and the pulse signal having the narrow width is received by the one-shot delay circuit 110 and increased to a pulse width having a desired delay time. This is applied to the clock terminal of the D flip-flop 120. The D flip-flop 120 compares these two signals LD_IN and c.

구체적으로 도 4를 참조하면, 상기 원샷 딜레이 회로(110)는 RC 시정수(timeconstant)를 갖는 RC 딜레이 회로(114)와 리셋 단자(R)가 있는 D 플립플럽(112)을 구비한다. 따라서 상기 좁은 펄스 폭의 입력 신호는 RC 시정수에 의해서 원하는 만큼 펄스 폭이 증가된다.Specifically, referring to FIG. 4, the one-shot delay circuit 110 includes an RC delay circuit 114 having an RC timeconstant and a D flip-flop 112 having a reset terminal R. Referring to FIG. Accordingly, the pulse width of the narrow pulse width input signal is increased by the RC time constant as desired.

그리고 도 7을 참조하면, 상기 RC 딜레이 회로(114)는 저항(R)과 캐패시터 (C1, C2) 및 스위칭 회로(SW)를 구비하고, 락 신호에 의해서 두 배로 조정할 수 있도록 RC 시정수를 구비한다.Referring to FIG. 7, the RC delay circuit 114 includes a resistor R, capacitors C1 and C2, and a switching circuit SW, and has an RC time constant so that it can be adjusted by a lock signal. do.

다시 도 5를 참조하면, 상기 디지털 락 검출 회로(100)는 입력 신호(LD_IN)가 15 ns 이내의 펄스 폭을 갖고, c 신호가 15 ns의 펄스 폭을 갖게 되면, 출력 신호(LD_OUT)는 로직 로우 레벨이 되어 락(lock)으로 판별한다. 그리고 입력 신호(LD_IN)가 15 ns 이상의 펄스 폭을 가지게 되면, 로직 하이 레벨의 출력 신호(LD_OUT)가 발생되어 언-락(unlock) 상태가 된다.Referring back to FIG. 5, when the input signal LD_IN has a pulse width of 15 ns and the c signal has a pulse width of 15 ns, the output signal LD_OUT is logic. It becomes low level and determines with lock. When the input signal LD_IN has a pulse width of 15 ns or more, an output signal LD_OUT having a logic high level is generated to be in an unlocked state.

따라서 15 ns 이내의 입력 신호(LD_IN)를 락으로 검출하기 위해서는 RC 딜레이 회로에 의한 딜레이 시간을 15 ns로 설정한다.Therefore, in order to detect the input signal LD_IN within 15 ns as the lock, the delay time by the RC delay circuit is set to 15 ns.

여기서 한번 위상을 비교해 락이 되었다고 해서 실제로 락이 된 상태가 아니다. 즉, 적어도 5 회 이상을 비교하여 모두 락이 되는 경우에 실제로 락이 되었다고 판단한다.Locking by comparing the phases here does not actually mean locking. That is, at least 5 times or more are compared, and when it locks all, it determines with a lock actually being made.

도 6은 도 3의 D 플립플럽(120)을 복수 개로 구비한 디지털 락 검출 회로를 도시하고 있다.FIG. 6 illustrates a digital lock detection circuit including a plurality of D flip flops 120 of FIG. 3.

도면을 참조하면, 상기 디지털 락 검출 회로(100a)5 개의 D 플립플럽들(120a~120e)을 직렬로 구비하고, 이들의 출력 신호를 노어 게이트(130)로 입력함으로서, 적어도 5 회 이상 연속으로 15 ns 이하의 펄스 폭을 가진 입력 신호가 입력되는 경우에 로직 하이 레벨의 출력 신호(Detctor Output)를 발생한다. 즉, 락이 되었음을 검출한다. 그리고 30 ns 이상의 긴 펄스 폭을 갖는 입력 신호가 들어오면, 언-락 신호를 출력한다.Referring to the drawings, the digital lock detection circuit 100a includes five D flip-flops 120a to 120e in series, and inputs an output signal thereof to the NOR gate 130 for at least five consecutive times. When an input signal with a pulse width of 15 ns or less is input, a logic high level output signal (Detctor Output) is generated. That is, it detects that a lock has been made. When an input signal having a long pulse width of 30 ns or more is input, an unlock signal is output.

만약, 락이 되었다 하더라도 외부 노이즈 등으로 인하여 순간적으로 15 ns 이상의 펄스 폭을 가진 입력 신호가 발생되면, 언-락 신호를 출력하지 않는다. 즉, 락이 된 후에는 30 ns 이상이 되어야 언-락 신호를 출력한다.Even if the lock is made, if an input signal having a pulse width of 15 ns or more is instantaneously generated due to external noise or the like, the unlock signal is not output. That is, after the lock is released, the unlock signal is output only when 30 ns or more.

상술한 바와 같이, 본 발명은 RC 시정수를 이용하여 정확한 딜레이 시간을 갖는 펄스 폭을 발생시킴으로서, 락의 유무를 검출할 수 있다.As described above, the present invention can detect the presence or absence of a lock by generating a pulse width having an accurate delay time using the RC time constant.

또한 락, 언락 신호를 RC 딜레이 회로의 스위칭에 의해 2 배 차이가 나도록 함으로서, 전원 노이즈에 의한 오동작을 방지한다.In addition, the lock and unlock signals are doubled by switching the RC delay circuit to prevent malfunction due to power supply noise.

Claims (3)

위상 동기 루프 회로로부터 입력 신호를 받아들여서 서로 다른 주파수 간의 이동에 의한 락(lock) 상태를 검출하기 위한 디지털 락 검출 회로에 있어서:In a digital lock detection circuit for receiving an input signal from a phase locked loop circuit and detecting a lock state due to movement between different frequencies: 상기 입력 신호로부터 RC 시정수에 의한 두배의 딜레이 시간을 갖는 출력 신호를 발생하는 딜레이 회로와;A delay circuit for generating an output signal having a double delay time due to an RC time constant from the input signal; 상기 입력 신호와 상기 출력 신호를 받아들이고, 상기 두 신호의 위상을 비교하여 상기 두 신호의 위상이 일치하면, 락 검출 신호를 출력하는 비교 회로를 포함하는 것을 특징으로 하는 디지털 락 검출 회로.And a comparison circuit for receiving the input signal and the output signal, comparing the phases of the two signals, and outputting a lock detection signal if the phases of the two signals coincide. 제 1 항에 있어서,The method of claim 1, 상기 딜레이 회로는:The delay circuit is: 리셋 단자를 갖는 D 플립플럽과;A D flip-flop having a reset terminal; 락(lock) 상태가 되었을 때, 상기 입력 신호를 받아들여서 상기 원하는 딜레이 시간을 갖는 펄스 폭으로 증가시킨 후, 이를 상기 D 플립플럽의 클럭 단자로 출력하는 RC 딜레이 회로를 포함하는 것을 특징으로 하는 디지털 락 검출 회로.And a RC delay circuit which receives the input signal, increases the pulse width having the desired delay time when the lock state is reached, and outputs the same to the clock terminal of the D flip-flop. Lock detection circuit. 제 1 항에 있어서,The method of claim 1, 상기 비교 회로를 적어도 하나 이상 직렬로 구비하고, 상기 복수개의 비교 회로들의 출력 신호를 노어 게이트에 연결하여, 상기 입력 신호로부터 연속적으로락 상태가 검출되면, 상기 락 검출 신호를 출력하도록 구비하는 디지털 락 검출 회로.At least one comparison circuit in series, and outputs the lock detection signal when a lock state is continuously detected from the input signal by connecting output signals of the plurality of comparison circuits to a NOR gate. Detection circuit.
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* Cited by examiner, † Cited by third party
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KR101231743B1 (en) * 2009-04-24 2013-02-08 한국전자통신연구원 Digital lock detector and frequency synthesizer using the same
US8786334B2 (en) 2010-07-30 2014-07-22 Samsung Electronics Co., Ltd. Lock detection circuit and phase-locked loop circuit including the same

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