KR20010071056A - 증폭기 출력단 - Google Patents

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KR20010071056A
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Abstract

증폭기 출력단은 하나의 최초단, 하나의 최종단 및 하나의 제어 장치 등을 포함한다. 최종단의 트랜지스터를 통과하여 흐르는 영입력 전류는 최초단에 의해 조정된다. 또한 영입력 전류에 비례하는 전류는 제어 장치에서 생성되며, 상기 장치로부터 제어 전압이 유도되고 조절된다. 상기 최초단은 최종단에서 영입력 전류를 조정하기 위해 조정 가능한 전류원들을 포함하고, 상기 전류원들은 제어 전압에 의해 제어된다.

Description

증폭기 출력단{AMPLIFIER OUTPUT STAGE}
높은 부하를 구동하기 위해 높은 전류를 공급해야 하는 증폭기의 경우 대개 푸시풀 AB종 동작(push-pull class AB operation)에서 최종단으로서 상보형 이미터 폴로어/소스 폴로어(complementary emitter follower/ source follower)가 사용된다(U. Tietze, Ch.Schenck, "반도체 회로 기술(semiconductor circuit engineering)" 9판 516 ~ 518 페이지와 521 ~ 523 페이지). 이러한 동작 모드에서 상보형 최종단 트랜지스터를 통해서, 증폭기가 제어되지 않는 상태로, 영입력 전류(quiescent current)로서 명명되는 횡류(cross current)가 계속해서 흐르게 된다. 상기 영입력 전류에 의해 전력이 소모되며, 그럼으로써 최종단 트랜지스터는 가열된다. 최종단에서 전류 소비를 최소화하고, 왜곡을 억제하기 위해, 상기의 온도에 의존하는 영입력 전류를 큰 온도 범위 이상으로 낮은 상수값(constant value)에 조정하는 것은 특히 문제가 되는 것으로 증명된다.
1992년 4월 발행된 IEEE 저널, 고체 회로(Solid-State Circuits), 27권 4호 539 - 544 페이지의 H. Khorramabadi 저, "A CMOS Line Driver with 80 -dB Linearity for ISDN Applications(ISDN 응용을 위한 80 - dB 직선성을 가지는 CMOS라인 드라이브)"로부터 ISDN U-인터페이스용 라인 드라이버 증폭기가 공지되어 있다. 상기 증폭기의 경우 최종단에서 제어되는 소위 오류(Error)-증폭기가 사용된다. 그러한 정렬의 경우 단점이 되는 것은, 오류 증폭기가 증폭기의 신호 경로에 바로 놓여 있으면서, 증폭기의 대역폭에 영향을 준다는 것이다. 게다가 최종단 트랜지스터를 통과하는 영입력 전류는 오류 증폭기의 오프셋 전압에 의존한다.
1997년 2월 발행된 IEEE 저널, 고체 회로, 32권 32호 169 - 176 페이지의 H. H. Li 저 "A Rail-to-Rail, Constant Gain, Buffered Op-Amp for Real Time Video Application(실시간 비디오 응용을 위한 레일간 상수 이득, 버퍼 연산 증폭기)"와 1994년 1월 발행된 IEEE 저널, 고체 회로 29권 1호 63-65페이지의 W. -CH. S. Wu, W.J. Helms, J. A. Kuhn, B. E. Byrkett 공저, "Digital-Compatible High-Performance Operational Amplifier with Rail-to-Rail Input and Output Ranges(레일간 입출력 범위를 가지는 디지털 호환성 고성능 연산 증폭기)"로부터 증폭기들이 기술되어 있다. 상기 증폭기들의 경우 영입력 전류가 입력단의 최종단에서 조정되며, 그로 인해 입력 신호, 및 입력단의 전류 요동(fluctuation) 내지 전압 요동에 직접적으로 의존한다.
1978년 발행 A. Schlachetzki, M.v.Muench, Teubner 저 "집적 회로(integrated circuit)"의 144페이지 그림 4.8에는 영입력 전류가 조정되는 상보형 이미터 폴로어가 도시되어 있다. 이러한 폴로어의 경우 다이오드로서 조작되는 트랜지스터(T3, T4)에 통과하여 흐르는 조정될 영입력 전류는 최종단 트랜지스터(T1, T2) 내에 반영된다. 그러나 이러한 배열에서 영입력 전류는 임의로 조정될수 없다.
본 발명은 청구항 제 1 항의 서두에 따른 증폭기 출력단에 관한 것이다.
도 1은 본 발명에 따른 증폭기 실시예의 회로도이고,
도 2는 본 발명에 따른 증폭기의 최종단에서 영입력 전류를 조정하기 위한 제어 장치의 구조에 관한 도면이다.
본 발명의 목적은 최종단에서 영입력 전류의 더 나은 조정능(adjustability) 및 자동 제어 이론을 가지면서 영입력 전류의 제어 및 조정이 증폭기의 신호 경로 외부에서 이루어지는 증폭기 출력단을 제공하는 데 있다.
상기 목적은 청구항 제 1 항의 특징을 가지는 증폭기 출력단에 의해 달성된다. 증폭기 출력단의 바람직한 형성예는 각각의 종속항들에 제시되어 있다.
증폭기 출력단의 형상은 최초단, 최종단 및 하나의 제어 장치를 포함한다. 이때 최종단의 트랜지스터를 통과하여 흐르는 영입력 전류는 제어 장치와 연결되어 있는 최초단에 의해 조정된다. 최초단은 제어 가능한 전류원을 포함하며, 그러한 전류원을 통해 최종단 트랜지스터의 제어 전류 단자(control current terminals)에서 전압이 조정된다. 상기 전압은 최종단 트랜지스터를 통과하여 흐르는 영입력 전류를 고정시킨다. 제어 장치에서는 최종단 트랜지스터를 통과하여 흐르는 영입력 전류에 비례하는 제어 전류가 조정된다. 그럼으로써 전류원을 조정하기 위한 제어 전압은 최초단에서 생성되며, 상기 전압은 다시금 최종단에서 영입력 전류를 조정하게 된다. 바람직하게 제어 장치가 증폭기 출력단의 신호 경로 외부에 놓이며, 그로 인해 증폭기 출력단의 대역폭을 제한하지 않게 된다. 게다가 제어 장치에 있어서 제어 전류 및 그로 인한 영입력 전류는 임의의 정확한 값으로 조정된다.
본 발명의 바람직한 실시예에 있어서 증폭기 출력단의 최초단은, 증폭 출력단을 제어하는 하나의 증폭기 입력단의 최종단을 감결합시키는 두 개의 공통 이미터 회로 또는 소스 폴로어 회로를 포함한다. 그럼으로써 바람직하게 증폭기 입력단은 부하 제거되는데, 이는 증폭기 입력단에 의해 제어되는 최초단의 트랜지스터가 입력단용 최종단의 트랜지스터보다 더 적은 용량성 부하를 나타내기 때문이다. 모든 공통 이미터 회로 또는 소스 폴로어 회로는 최종단의 트랜지스터를 통과하여 흐르는 영입력 전류를 조정하는 하나의 제어 가능한 전류원을 포함한다. 이러한 실시예의 경우 증폭기 출력단의 신호 경로에는 바람직하게 증폭기의 대역폭이 제한되지 않을 만큼, 자체 차단 주파수(cut-off frequency)가 높은, 하나의 트랜지스터가 위치한다.
제어 장치의 바람직한 실시예는 제어되지 않는 상태에서 최초단의 공통 이미터 회로 내지 소스 폴로어 회로를 항상 모방하는 제 1 및 제 2 공통 이미터 회로 또는 소스 폴로어 회로를 포함한다. 모든 공통 이미터 회로 내지 소스 폴로어 회로는 제어 가능한 전류원을 포함한다. 두 공통 이미터 회로 내지 소스 폴로어 회로의 입력부는 정지 상태에서 증폭기 출력단의 출력전압에 상응하는 전압과 접속되어 있다. 바람직하게 최초단 및 제어 장치의 공통 이미터 회로 내지 소스 폴로어 회로에 유사한 동작조건이 적용된다.
최종단은 바람직한 실시예에 있어서 푸시풀 AB종 동작에서 구동되는 제 1 및 제 2 트랜지스터를 포함한다. 이때 장점이 되는 것은 A종 동작에서의 최종단에 비해 왜곡률이 적으며 그리고 B종 동작에서의 최종단에 비해 전류 소비가 적다는 것이다.
제어 장치는 바람직한 실시예에 있어서 또한 제 1 및 제 2 트랜지스터와 조정 가능한 전류원을 포함한다. 이때 상기 두 트랜지스터는 최종단의 두 트랜지스터를 모방하며 그리고 전류원은 두 트랜지스터에 제어 전류를 공급한다. 바람직하게 공급된 제어 전류가 조정 가능하며, 최종단에서의 영입력 전류에 비례한다.
바람직한 실시예에 있어서 제어 장치는 제 1 및 제 2 반사 트랜지스터(specular transistor)를 포함하며, 제 1 반사 트랜지스터는 제 1 트랜지스터를 통과하는 전류를 그리고 제 2 반사 트랜지스터는 제 2 트랜지스터를 통과하는 전류를 반사한다. 바람직하게 전압이, 제어 전압을 생성하기 위한 반사 트랜지스터의 제어 전류 단자에서 사용된다.
특히 바람직한 것으로 제어 장치가 제 1 및 제 2 제어 트랜지스터를 포함하며, 제어 트랜지스터는 공통 이미터회로 또는 소트 폴로어 회로의 입력부의 입력 전압을 제 1 및 제 2 트랜지스터에 전송한다. 그로 인해 모방된 최종단은 정지 출력 전위(resting output potential)를 포함하며, 상기 전위는 바람직하게 공통 이미터회로 또는 소스 폴로어 회로의 입력부의 입력전압에 상응하며 그리고 정지 출력 전위는 공통 이미터회로 또는 소스 폴로어 회로의 입력전압에 의해 조정된다.
특히 바람직한 제어 장치의 실시예에 있어서 제 1 및 제 2 연산 증폭기는 공통 이미터회로 또는 소스 폴로어 회로 내에 포함되는 전류원을 조절하며, 그럼으로써 연산 증폭기의 출력부의 전압은 최초단에서 전류원을 조정하기 위해 이용될 수 있다. 이때 바람직하게 단지 오프셋 전압에만 의한 전압은 연산 증폭기의 약간의 mV 및 전류 반사 트랜지스터의 몇몇 비율 등에 의존한다. 이러한 제어 전압의 자동 제어는 매우 정확하며 그리고 간섭 영향(동작 오프셋 전압, 트랜지스터 비율)들은 제어 전압에 극미한 정도의 영향만을 미친다는 큰 장점을 갖는다.
본 발명의 실시예에 있어서 특히 바람직한 것은 증폭기 출력단이 CMOS 기술로 실현된다는 것이다. 이러한 실시예의 장점은 CMOS 기술로 추가 회로와의 집적화가 가능하며, 다른 기술에 비해 상대적으로 표면 소요가 적다.
증폭기 출력단의 제어 장치의 전류반사는, 바람직한 실시예에 있어서, 전류반사의 두 트랜지스터 중 항상 하나의 트랜지스터를 통해 두 전류 반사에 삽입된 전류를 유도하는 트랜지스터 비율을 포함한다. 그럼으로써 바람직하게 두 전류 반사 트랜지스터에 대해 공통인 제어 전류 단자에서 최종단 트랜지스터의 제어 전류 단자에 인접하며, 최종단 트랜지스터를 통과하는 정의된 영입력 전류를 생성하는 하나의 전위가 조정된다.
항상 하나의 전류 반사 트랜지스터와 하나의 최종단 트랜지스터 등의 비율의 바람직한 치수화(dimensioning)를 통해 최종단 트랜지스터를 통과하는 영입력 전류는 매우 정확하게 조정될 수 있다. 이때 특히 트랜지스터의 치수화를 통해 매우 간단하게 조정되는 20의 비율이 특히 선호된다.
집적회로 상에서의 증폭기 출력단의 집적화는 바람직한 실시예이다. 이때 매우 바람직한 것은 트랜지스터 기하학적 구조의 비율이 양호하게 조정 가능하다는 것이다.
특히 바람직한 실시예에 있어서 최초단 및 제어 장치 등의 공통 이미터 회로 또는 소스 폴로어 회로가 집적회로 상에서 장소상 서로 인접하여 장치된다. 그럼으로써 바람직하게 최종단의 트랜지스터를 통과하는 영입력 전류에 대한 프로세스요동의 영향은 감소한다. 게다가 증폭기 출력단 개별 회로부분들간의 온도차이는 영입력 전류에 극미한 영향만을 미친다.
본 발명의 또 다른 장점, 특징 및 적용예들은 다음에서 도면과 관련한 실시예들의 명세서에 제시되어 있다.
다음에서 기술되는 실시예들은 CMOS 기술을 이용하는 본 발명의 실시예와 관계한다.
도 1에 따라서 최초단(2), 최종단(4) 및 하나의 제어 장치(3) 등을 포함하며, 상기 최초단은 두 개의 라인(61, 62)을 통해 최종단(4)와 그리고 상기 제어 장치(3)는 두 개의 라인(71, 72)을 통해 최초단(2)과 연결되어 있다. 증폭기 출력단의 입력(1)을 통해서는, 예컨대 높은 증폭을 가지는 한 입력단에서 유래하는 하나의 신호가 공급된다. 출력(5)에서는 증폭된 신호가 이용된다.
최초단(2)은 두 개의 소스 폴로어 회로로 구성되어 있다.
제 1 소스 폴로어 회로는 하나의 제 1 채널 MOSFET(TN1A)를 포함하며, 상기 MOSFET의 드레인 단자는 증폭기의 제 1 전원장치(power supply unit)(VDD)와 접속되어 있으며, 상기 MOSFET의 게이트 단자는 증폭기 출력단의 입력(1)과 접속되어있다. 제 1 트랜지스터(TN1A)는 계속해서 소스 단자와 접속되어 있는 저항(RNA)을 통해 제 2 n 채널 MOSFET 트랜지스터(TN2A)의 드레인 단자와 접속되며, 상기 트랜지스터의 소스 단자는 제 2 전원장치(VSS)와 접속되어 있다.
제 2 소스 폴로어는 제 1 소스 폴로어에 반사되게 p 채널 기술로 구성되어 있으며, 그리고 하나의 제 1 p 채널 MOSFET(TP1A)를 포함하며, 상기 MOSFET(TP1A)의 드레인 단자(drain terminal)는 증폭기의 제 1 전원전압(VDD)과 접속되어 있으며, 그리고 상기 MOSFET(TP1A)의 소스 단자는 저항(RPA)을 통해 제 2 p 채널 MOSFET(TP2A)의 드레인 단자와 접속되며, 상기 MOSFET(TP2A)의 소스 단자(source terminal)는 다시금 제 2 전원전압(VSS)과 접속되어 있다. 제 2 트랜지스터(TP2A)의 게이트 단자(gate terminal)는 증폭기 출력단의 입력(1)과 접속되어 있다.
최초단(2)은 두 개의 라인(61, 62)을 통해 최종단(4)과 접속되어 있다. 제 1 소스 폴로어의 제 2 트랜지스터(TN2A)의 게이트 단자 및 제 2 소스 폴로어의 제 1 트랜지스터(TP1A)의 게이트 단자 등은 라인(71, 72)을 통해 제어 장치(3)와 접속되어 있다. 상기 제어 장치(3)는 트랜지스터들(TN2A, TP1A)의 게이트 단자들에 라인(71, 72)을 통해 인접하는 전압을 제어하며, 그럼으로써 트랜지스터들(TN2A, TP1A)은 제어 가능한 전류원과 같이 작용하게 된다. 상기 전압을 변형함으로써, 제 1 및 제 2 소스 폴로어를 통과하여 흐르는 전류들(I10, I11)이 조정된다. 그렇게 함으로써 라인(61, 62)을 통해 최종단(4)의 트랜지스터들(TPAUS, TNAUS)의 게이트 단자에 인접하는 전압들이 조정될 수 있다. 상기 전압의 조정을 통해 최종단의 두 개의 트랜지스터들(TPAUS, TNAUS)을 통과하여 흐르는 영입력 전류(IQ)가 조정된다. 또한 정지 전위(resting potential)는 증폭기의 최종단(4)의 단자(5)에서 조정된다.
최종단(4)은 상보형 소스 폴로어 또는 공통 소스 회로로서 구성되며 그리고 자제 드레인 단자가 증폭기의 제 1 전원 전압(VDD)과 접속되어 있는 하나의 p채널 MOSFET(TPAUS), 및 자체 소스 단자가 제 2 전원 전압(VSS)과 접속되어 있는 하나의 n채널 MOSFET(TNAUS) 등을 포함한다. 트랜지스터(TPAUS)의 소스 단자는 트랜지스터(TNAUS)의 드레인 단자와 접속되어 있으면서 증폭기의 출력(5)을 형성한다. 만약 최종단이 제어되지 않는다면, 두 트랜지스터들(TPAUS, TNAUS)을 통과하여, 최종단의 영입력 전류에 상응하는 횡류(IQ)가 흐르게 된다. 최종단 트랜지스터는 높은 전류 가동성에 대해 치수화되며, 게다가 채널의 매우 큰 폭(width)을 가지고 있다.
제어 장치(3)는 최종단(4)에서의 영입력 전류의 자동 제어 및 조정하는 역할을 하며, 그리고 최초단에 유사하게 두 개의 소스 폴로어 회로(TN1B, RNB, TN2B 및 TP1B, RPB, TP2B), 최종단에 유사한 최종단 회로(TP2S, TN2S), 영입력 자동 제어를 위한 2개의 연산 증폭기(OPP, OPN) 및 2개의 반사 트랜지스터(TPS1, TNS1) 등 뿐 아니라 2개의 제어 트랜지스터(TNS3, TPS3) 및 조정 가능한 전류원 등을 포함한다.
제 1 소스 폴로어는, 최초단의 제 1 소스 폴로어(TN1A, RNA, TN2A) 등과 같이 구성되어 있으며, 그리고 자체 소스 단자 및 드레인 단자가 저항(RNB)에 의해 접속되어 있는 n채널 MOSFET(TN1B, TN2B)를 포함한다. 트랜지스터(TN1B)의 드레인 단자는 증폭기의 제 1 전원전압(VDD)과 접속되어 있으며, 트랜지스터(TN2B)의 소스 단자는 제 2 전원전압(VSS)과 접속되어 있다.
제 2 소스 폴로어는, 최초단의 제 2 소스 폴로어(TP1A, RPA, TP2A)와 같이 구성되어 있으며, 그리고 자체 소스 단자 및 드레인 단자가 하나의 저항(RPB)에 의해 상호 접속되어 있는 p채널 MOSFET(TP1B, TP2B)를 포함한다. 트랜지스터(TP1B)의 드레인 단자는 증폭기의 제 1 전원전압(VDD)과 접속되어 있으며, 트랜지스터(TP2B)의 소스 단자는 제 2 전원전압(VSS)과 접속되어 있다.
트랜지스터들(TN1B, TP2B)의 게이트 단자들은 하나의 전압원(10)과 접속되어 있다. 상기 두 소스 폴로어 회로(13)는 최초단(2)의 두 개의 소스 폴로어 회로를 증폭기의 제어되지 않는 상태, 즉 정지 상태로 모방한다. 또한 전압원(10)의 전압(VCM)은 제 1 VDD 및 제 2 VSS 전원 전압에 의해 정의된 범위 내의 한 값에 결정되며 그리고 증폭기 출력단의 정지 출력 전위에 상응하게 된다. 바람직하게 상기 전압(VCM)은 전위 (VDD+VSS)/2 값으로 조정되며, 상기 전위는, 증폭기가 어떠한 신호도 증폭하지 않을 때, 증폭기 출력단의 출력(5)에서 조정되어야 한다.
제어 트랜지스터(TPS3, TNS3)는, 한 노드(node)(15, 16)에서 전압원(10)의 전압(VCM)이 조정되게끔 하는 역할을 한다. 그로 인해 TPS2, I2 및 TNS2는 출력 전위(VCM) 및 영입력 전류(I2) 등을 가지는 최종단(4)을 모방한다. 노드(15, 16)에서 전위(VCM)를 획득하기 위해 제어 트랜지스터들(TPS3, TNS3)은, 트랜지스터들(TP2b, TN1B)에 의한 임계전압손실(threshold voltage loss)이 무효화되도록 치수화되어 있다.
조정 가능한 전류원에 의해 삽입된 전류(12)는 최종단(4)의 트랜지스터들(TPAUS, TNAUS)을 통과하는 영입력 전류(IQ)에 비례하게 된다:
I2 = IQ/N.
MOSFET(TNS2, TNAUS) 내지 MOSFET(TPS2, TPAUS)의 채널의 폭 대 길이의 비율에 의해 계수(N)는 다음과 같이 생성된다 :
W/L(TNS2) = W/L(TNAUS) / N
W/L(TPS2) = W/L(TPAUS) / N.
트랜지스터들(TNS2, TNAUS) 내지 트랜지스터들(TPS2, TPAUS)의 가능한 한 정확한 비율을 획득하기 위해, 상기 트랜지스터들은 집적 회로의 경우 장소상 가능한 한 서로 가까이 인접하여 위치한다. 그로 인해 기술 요동에 근거하는 부정확성은 계속해서 억제된다.
전류(I2)는 항상 반사 트랜지스터들(TPS1, TNS1)을 통과하는 매우 작은 전류로 반사되며 그리고 노드(12, 11)에서는 전압(VGTPS2, VGTNS1)이 조정되는데, 상기 전압은, 최종단(4)의 트랜지스터들을 통해서 영입력 전류(IQ)를 획득할 수 있도록, 최종단(4)의 트랜지스터들(TPAUS, TNAUS)에 대한 제어 전압에 상응하게 된다. 또한 MOSFET(TNS1, TNS2) 및 (TPS1, TPS2)의 채널의 폭 대 길이의 비율의 경우 다음 사항이 적용된다 :
W/L (TNS1) << W/L(TNS2) 및 W/L(TPS1) << W/L(TPS2).
제 1 연산 증폭기(OPP)는, 전압(VGTPS2)을, 제어되지 않는 소스 폴로어 회로(TP2B, RPB, TP1B)의 전압(VDTP1B)과 비교하며, 그리고 트랜지스터(TP1B)의 제어 전류 단자에 피드백 되어진, 연산 증폭기의 출력을 통해 전압(VGTPS2)과 같이 전압(VDTP1B)을 조정한다. 피드백 출력 전압은 단자(720)를 통해 최초단의전류원(TP1A)을 제어하기 위해 이용된다. 이러한 방식으로 전압(VGTPS2)은 최종단(4)의 트랜지스터(TPAUS)로 전송되며, 그곳에서 원하는 영입력 전류(IQ)를 조정한다.
제 2 연산 증폭기(OPN)는 전압(VGTNS2)을 제어되지 않는 소스 폴로어 회로(TN2B, RNB, TN1B)의 전압(VDTN2B)과 비교하며, 그리고 트랜지스터(TN2B)의 제어 전류 단자에 피드백 되어진, 연산 증폭기의 출력을 통해 전압(VGTNS2)과 같이 전압(VDTN2B)을 조정한다. 피드백 출력 전압은 단자(710)를 통해 최초단(2)의 전류원(TN2A)을 제어하기 위해 이용된다. 이러한 방식으로 전압(VGTNS2)은 최종단(4)의 트랜지스터(TNAUS)에 전송되며 그리고 그곳에서 원하는 영입력 전류(IQ)를 조정한다.
전원전압(VDD, VSS)이 작으면서, 트랜지스터 임계전압의 절대값이 큰 경우, 저항들(RNA, RNB, RPA, RPB)은 이용되지 않을 수 있다.
그로 인해 최종 트랜지스터들(TPAUS, TNAUS)을 통과하는 영입력 전류(IQ)의 조정은 단지, 제어 장치(3)의 두 연산 증폭기(OPN, OPP)의 오프셋 전압 및 계수(N)의 정확성 등에만 의존하게 된다. 상기 계수는 트랜지스터들(TNAUS, TNS2) 및 (TPAUS, TPS2) 등의 비율에 의해 생성된다.
두 연산 증폭기의 오프셋 전압은 트랜지스터들(TN2B, TN2A) 내지 (TP1B, TP1A)의 게이트 단자에 존재하는 전압에 비례하여 매우 낮으며(몇몇 mV 내지 게이트 전압보다 작은 1-2 치수정도), 그럼으로써 영입력 전류 자동제어의 정확성에 대한 오프셋 전압의 영향을 극미해질 수 있다.
마찬가지로 온도 요동은 단지 적은 정도로만 영입력 전류에 작용하는데, 이는 특히 증폭기 출력단의 집적화의 경우 서로에 대한 장소상의 근접성에 근거하여 개별 트랜지스터들간의 온도 차이는 무시될 수 있기 때문이다.
증폭기의 신호 경로에는 입력단 및 최종단의 트랜지스터들과 인접하여 단지 최초단(2)의 트랜지스터들(TN1A, TP2A)만이 위치한다. 그로 인해 증폭기의 전달함수로 발생하는 계자극(field pole)은, 매우 높은 주파수대에 있기 때문에, 증폭기의 대역폭이 단지 극미한 영향만을 미친다.
증폭기가 전류를 적게 소비하는 것을 달성하기 위해, 최종단의 트랜지스터들을 통과하는 영입력 전류(IQ)는 가능한 한 적게 조정된다. 영입력 전류(IQ)의 분수(fraction)인, 조정 가능한 전류원의 전류(I2)를 조정함으로써 대개 최종단에서 영입력 전류(IQ)를 임의로 조정하게 된다.

Claims (13)

  1. 하나의 최종단(4) 및 하나의 최초단(2)을 포함하며, 상기 최초단은 최종단과접속되어 있는 증폭기 출력단에 있어서,
    - 최초단(2)은 다수의 조정 가능한 전류원(TN2A, TP1A)을 포함하며, 상기 전류원을 통해 영입력 전류(IQ)가 최종단에서 조정 가능하며;
    - 제어 장치(3)에서는 제어 전류(I2)로부터, 최초단(2) 내 다수의 조정 가능한 전류원(TN2A, TP1A)에 상응하게 제어 전압(710, 720)이 생성되고, 조절되며, 모든 제어 전압은 정확하게 최초단 내 다수의 조정 가능한 전류원들(TN2A, TP1A)을 제어하며, 및
    - 상기 제어 장치에서 제어 전류(I2)가 최종단 내 영입력 전류(IQ)에 비례하는 것을 특징으로 하는 증폭기 출력단.
  2. 제 1 항에 있어서,
    최초단(2)이 두 개의 공통 이미터회로 또는 소스 폴로어 회로(TP1A, RPA, TP2A; TN1A, RNA, TN2A)를 포함하고, 모든 공통 이미터회로 또는 소스 폴로어 회로는 다수의 조정 가능한 전류원들(TP1A, TN2A) 중 정확하게 하나의 전류원을 포함하는 것을 특징으로 하는 증폭기 출력단.
  3. 제 2 항에 있어서,
    상기 제어 장치(3)는 두 개의 공통 이미터회로 또는 소스 폴로어 회로(TN1B, RNB, TN2B; TP1B, RPB, TP2B)를 포함하고, 두 공통 이미터회로 또는 소스 폴로어 회로들은 제어되지 않는 상태에서 최초단의 두 공통 이미터회로 내지 소스 폴로어 회로들(TN1A, RNA, TN2A; TP1A, RPA, TP2A)을 모방하는 것을 특징으로 하는 증폭기 출력단.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    푸시풀 AB종 동작에서 최종단(4)이 제 1 (TPAUS) 및 제 2(TNAUS) 트랜지스터를 포함하는 것을 특징으로 하는 증폭기 출력단.
  5. 제 4 항에 있어서,
    상기 제어 장치(3)는 제 1 (TPS2) 및 제 2 (TNS2) 트랜지스터 및 하나의 조정 가능한 전류원(I2) 등을 포함하고, 제 1 트랜지스터(TPS2)는 최종단(4)의 제 1 트랜지스터(TPAUS)를, 그리고 제 2 트랜지스터(TNS2)는 최종단(4)의 제 2 트랜지스터(TNAUS)를 모방하고, 조정 가능한 전류원은 상기 두 트랜지스터 내로 하나의 제어 전류를 공급하는 것을 특징으로 하는 증폭기 출력단.
  6. 제 5 항에 있어서,
    상기 제어 장치(3)는 제 1 (TPS1) 및 제 2 (TNS1) 반사 트랜지스터를 포함하고, 제 1 반사 트랜지스터(TPS1)는 제 1 트랜지스터(TPS2)를 통과하는 전류를, 그리고 제 2 반사 트랜지스터(TNS1)는 제 2 트랜지스터(TNS2)를 통과하는 전류를 반사하는 것을 특징으로 하는 증폭기 출력단.
  7. 제 6 항에 있어서,
    상기 제어 장치(3)는 제 1 (TNS3) 및 제 2 (TPS3) 제어 트랜지스터를 포함하고, 제 1 제어 트랜지스터(TNS3)는 제 1 반사 트랜지스터(TPS1) 내로 흐르는 전류를 조정하며, 그리고 제 2 제어 트랜지스터(TPS3)는 제 2 반사 트랜지스터(TNS1) 내로 흐르는 전류를 조정하는 것을 특징으로 하는 증폭기 출력단.
  8. 제 3 항, 제 4 항, 제 5 항, 제 6 항 또는 제 7 항에 있어서,
    상기 제어 장치(3)는 제 1 (OPP) 및 제 2 (OPN) 제어 연산 증폭기를 포함하고, 제 1 제어 연산 증폭기(OPP)는 제 1 공통 이미터회로 또는 소스 폴로어 회로의 조정 가능한 전류원(TP1B)의 제어 전압(720)을 조절하며, 그리고 제 2 제어 연산 증폭기(OPN)는 제 2 공통 이미터회로 또는 소스 폴로어 회로의 조정 가능한 전류원(TN2B)의 제어 전압(710)을 조절하는 것을 특징으로 하는 증폭기 출력단.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    증폭기 출력단이 CMOS 기술로 p채널 및 n채널 MOSFET 트랜지스터들을 포함하는 것을 특징으로 하는 증폭기 출력단.
  10. 제 9 항에 있어서,
    상기 제어 장치(3)에서 제 2 반사 트랜지스터(TNS1) 및 제 2 (TNS2) 트랜지스터의 채널의 폭 대 길이 비율(WL1, WL2)에 대해, 그리고 제 1 반사 트랜지스터(TPS1) 및 제 1 (TPS2) 트랜지스터의 채널의 폭 대 길이 비율(WL3, WL4)에 대해 다음과 같은 사항, 즉 WL1 >> WL2 및 WL3 >> WL4가 적용되는 것을 특징으로 하는 증폭기 출력단.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 제어 장치 내 제어 전류(I2)가 최종단(4)의 트랜지스터들(TNAUS, TPAUS)을 통과하는 영입력 전류(IQ)의 분수(N)이면서, 상기 분수(N)는 제 2 (TNS2) 트랜지스터 채널의 폭 대 길이 비율(WL5) 및 최종단의 제 1 트랜지스터(TNAUS)의 WL6, 뿐 아니라 제 2 (TPS2) 트랜지스터의 WL7 및 최종단의 제 2 트랜지스터(TPAUS)의 WL8 등에 의해서 결정되는 것을 특징으로 하는 증폭기 출력단. : WL5 = WL6/N 및 WL7 = WL8/N.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    증폭기 출력단이 집적회로로서 실행되는 것을 특징으로 하는 증폭기 출력단.
  13. 제 12 항에 있어서,
    최초단의 제 1 공통 이미터회로 내지 소스 폴로어 회로(TN1A, TN2A) 및 제어장치의 제 1 공통 이미터회로 내지 소스 폴로어 회로(TN1B, TN2B) 뿐 아니라 최초단의 제 2 공통 이미터회로 내지 소스 폴로어 회로(TP1A, TP2A) 및 제어 장치의 제 2 공통 이미터회로 내지 소스 폴로어 회로(TP1B, TP2B) 등이 집적회로 상에서 직접 서로 인접하여 위치해 있는 것을 특징으로 하는 증폭기 출력단.
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