KR20010059739A - 반도체메모리장치의 커패시터제조방법 - Google Patents

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Abstract

본 발명은 반도체메모리장치의 커패시터 제조방법에 관한 것으로서, 특히 이 방법은 반도체 기판에 소정의 하부 구조, 예컨대 모스 트랜지스터를 형성하고, 이를 층간 절연하는 제 1층간 절연막을 형성한 후에, 제 1층간 절연막에 콘택홀을 형성하고 그 콘택홀내에 도전체를 매립하여 기판의 접합 영역과 이후 형성될 스토리지노드 전극을 서로 연결하는 콘택플러그를 형성하고, 제 1층간 절연막 상부에 제 2층간 절연막을 형성하고 제 2층간 절연막내에 콘택홀을 형성하고, 제 2층간 절연막의 콘택홀에 매립되도록 도금 방법으로 금속 또는 금속화합물을 증착하고 이를 평탄화해서 콘택플러그와 연결되는 확산 방지막을 형성한 후에, 확산 방지막이 형성된 구조물에 도전체로 된 스토리지노드 전극/ 강유전체막/도전체로 된 플레이트노드 전극을 순차 형성한다. 따라서, 본 발명은 층간 절연막의 콘택홀에 확산 방지막을 도금 방법에 의해 완전히 매립함으로써 이후 커패시터 패터닝 공정시 확산 방지막의 노출을 막아 후속 강유전체의 고온 열처리 공정으로 인한 확산 방지막의 열화를 막을 수 있다.

Description

반도체메모리장치의 커패시터 제조방법{Method for forming capacitor of memory device}
본 발명은 반도체메모리장치의 커패시터 제조 방법에 관한 것으로서, 특히 FeRAM소자의 커패시터 제조 공정시 커패시터와 콘택 플러그 사이에 형성되는 확산 방지막을 개선하여 반도체소자의 수율 및 신뢰성을 향상시킬 수 있는 기술이다.
현재, 반도체장치의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체장치의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되더라도 기억소자의 동작에 필요한 충전 용량은 셀 면적 감소에도 불구하고 소프트 에러(soft error)의 발생과 리프레시(refresh) 시간의 단축을 방지하기 위해서, 25fF/cell 이상의 충분한 정전용량(capacitance)이 요구되고 있다.
현재 DRAM(Dynamic Random Access Memory)의 집적도가 256M bit 이상으로 증가함에 따라, 커패시터의 충분한 용량을 확보하기 위해서 통상의 실린더 구조 변경을 통해 커패시터 면적을 증가하거나 유전체막의 두께 감소를 통해 충분한 정전용량를 확보시키는 방법이 이루어지고 있으며, 기존 실리콘 산화막으로 사용하던 유전체막을 NO(Nitride-Oxide) 또는 ONO(Oxide-Nitride-Oxide) 구조라든지 Ta2O5등의 고유전체 물질로 대체하려는 재료적인 연구가 진행되고 있다.
기존의 ON(Oxide/Nitride)을 유전물질로 이용한 커패시터 구조는, 최소의 유효 정전용량의 확보를 위해 평면(planer) 구조에서 시작하여 트렌치(trench), 스택(stack) 셀 구조를 거쳐 실린더(cylinder), 핀(fin) 구조까지 개발되어 왔다.
그러나, 이와 같은 실리더 또는 핀 구조등의 커패시터 구조를 구현하기 위해서는 제조 공정이 매우 복잡하기 때문에 경제성 및 신뢰도의 측면에서 문제가 되고 있다.
최근에는 커패시터 구조의 한계를 극복하고자 페롭스카이트(perovskite) 구조의 강유전체(ferroelectric) 물질, 예컨대 SrBi2Ta2O9, SrBi(Ta,Nb)2O9, SrBi2Nb2O9등의 계열 물질을 사용하기에 이르렀다. 강유전체를 갖는 반도체 메모리장치는 유전상수(ε)가 보통 수백에서 1,000 정도의 강유전체막의 분극 반전 특성 및 그 잔류 분극을 이용하여 고속으로 읽기(read)/쓰기(write) 동작이 가능한 장점을 가지고 있다.
이러한 강유전체를 채택한 반도체 메모리장치의 경우에는, 강유전체를 수백Å의 후막(厚膜)으로 형성하여도 등가-산화막 두께(equivalent oxide thickness)를 10Å 이하로 박막화할 수 있는 이점이 있다.
그러나, 현재 강유전체 박막을 커패시터의 유전체, 스토리지노드 전극 또는 플레이트노드 전극을 백금(Pt) 물질로 형성한 경우에는 500℃이상의 고온에서 콘택 플러그의 폴리실리콘과 반응하여 백금 실리사이드(Pt silicide)를 형성하게 된다. 이 백금 실리사이드는 부피 팽창에 의해 크랙(crack) 및 필링(peeling)의 원인으로 작용하므로 스토리지노드 전극과 콘택 플러그 사이에 확산 방지막을 추가 형성하고있다. 확산 방지막로서는 WBN(tungsten boro nitride), SiAlTiN(silicon aluminium titanium nitride), IrO2(iridium oxide), MoN(moli-nitride) 등의 다양한 물질이 제안, 연구되고 있다.
도 1은 종래 기술에 의한 반도체 메모리장치의 커패시터 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 종래 확산 방지막이 추가된 스택형 커패시터 제조 공정은 다음과 같다. 즉, 반도체기판으로서 실리콘기판(10)에 필드 산화막(12)을 형성하고, 그 활성 영역 상부면에 게이트절연막(14), 게이트 전극(16) 및 소스/드레인 접합(18)을 갖는 트랜지스터를 형성한다. 그리고, 상기 기판 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 절연물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 제 1층간 절연막(20)을 형성한다. 상기 제 1층간 절연막(20)에 콘택홀을 형성하고 도전체로서 도프트 폴리실리콘을 매립하고 이를 평탄화해서 콘택 플러그를 형성한다. 그리고, 배선 공정을 진행하여 소오스 또는 드레인접합 부위의 콘택 플러그에 연결되는 비트라인(22)을 형성한다. 다시 결과물 전면에 제 2층간절연막(24) 및 그 위에 절연 물질로된 보호 박막(25)을 형성한다. 계속해서, 제 2층간절연막(24)에 콘택홀을 형성하고 도전물질로서 도프트 폴리실리콘을 매립한 후에 이를 평탄화해서 콘택 플러그(26)를 형성한다. 그 다음, 상기 제 2층간절연막(24) 전면에 화학기상증착 또는 물리기상증착법에 의해 확산 방지막(30)을 형성한다. 그리고, 제 2층간 절연막(24)위에 스토리지노드용 도전체(32)를 증착하고 그 위에 강유전체막(34) 및 플레이트노드용 도전체(36)막을 순차 적층한다. 마지막으로 커패시터 마스크를 이용한 사진 및 식각 공정을 적층된 도전체막들(36,32)과 그 사이의 강유전체막(34)을 패터닝한 후에 하부의 확산 방지막(30)도 패터닝한다.
하지만, 상기와 같은 커패시터 패터닝 공정시 확산 방지막(30)의 측벽이 노출되기 때문에 700℃ 이상의 고온 열처리를 필요로 하는 강유전체를 갖는 FeRAM소자의 열처리 공정에서 노출 부분이 산소의 통로가 되므로 확산 방지막의 원래 역할을 하지 못하게 되는 단점이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 층간 절연막의 콘택홀에 확산 방지막을 도금 방법에 의해 매립함으로써 이후 커패시터 패터닝 공정시 확산 방지막의 노출을 막아 후속 강유전체의 고온 열처리 공정으로 인한 확산 방지막의 열화를 막을 수 있는 반도체메모리장치의 커패시터 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체 메모리장치의 커패시터 제조 방법을 설명하기 위한 단면도,
도 2a 내지 도 2c는 본 발명에 따른 반도체메모리장치의 커패시터 제조방법을 설명하기 위한 단면도들.
* 도면의 주요 부분에 대한 부호 설명 *
100: 실리콘기판 102: 필드 산화막
104: 게이트절연막 106: 게이트전극
108: 소오스/드레인 접합 110: 제 1층간 절연막
112: 콘택 플러그 114: 제 2층간 절연막
116: 보호박막 118: 콘택홀
120: 확산방지막 122: 하부전극
124: 강유전체막 126: 상부전극
이러한 목적을 달성하기 위하여 본 발명은 반도체 기판에 소정의 하부구조를 형성하고, 이를 층간 절연하는 제 1층간 절연막을 형성하는 단계와, 제 1층간 절연막에 콘택홀을 형성하고 그 콘택홀내에 도전체를 매립하여 기판의 접합 영역과 이후 형성될 스토리지노드 전극을 서로 연결하는 콘택플러그를 형성하는 단계와, 제 1층간 절연막 상부에 제 2층간 절연막을 형성하는 단계와, 제 2층간 절연막내에 콘택홀을 형성하는 단계와, 제 2층간 절연막의 콘택홀에 매립되도록 도금 방법으로 금속 또는 금속화합물을 증착하고 이를 평탄화해서 콘택플러그와 연결되는 확산 방지막을 형성하는 단계와, 확산 방지막이 형성된 구조물에 도전체로 된 스토리지노드 전극/ 강유전체막/도전체로 된 플레이트노드 전극을 순차 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체메모리장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.
우선, 도 2a에 도시된 바와 같이 반도체기판으로서 실리콘기판(100)에 필드 산화막(102)을 형성하고, 그 기판의 활성 영역 상부에 게이트절연막(104), 게이트 전극(106), 및 소스/드레인 접합(108)을 갖는 트랜지스터를 형성한다. 그리고, 그 기판 전면에 USG, BPSG 및 BPSG/TEOS-SiO2중에서 선택한 절연물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 그 표면을 평탄화하여 제 1층간 절연막(110)을 형성한다.
그리고, 상기 제 1층간 절연막(110)에 콘택홀을 형성하고 그 콘택홀내에 도전체로서 도프트 폴리실리콘을 매립하고 이를 평탄화해서 기판의 접합 영역(108)과 이후 형성될 스토리지노드 전극을 서로 연결하기 위한 콘택플러그(112)를 형성한다. 그리고, 배선 공정을 진행하여 소오스 또는 드레인 접합(108) 부위의 콘택 플러그에 연결되는 비트라인(113)을 형성한다.
다시 결과물 전면에, 제 1층간 절연막(110) 상부에 USG, BPSG 및 BPSG/TEOS-SiO2중에서 어느 하나를 사용하여 제 2층간 절연막(114)을 형성하고, 제 2층간 절연막(114)내에 콘택홀(118)을 형성한다. 여기서, 상기 제 2층간절연막(114) 위에 절연 물질로된 보호 박막(116)을 추가할 수도 있다.
그 다음, 도 2b에 도시된 바와 같이 제 2층간 절연막(114)의 콘택홀에 매립되도록 선택적 증착이 가능한 도금 방법(전해 또는 무전해 도금)으로 금속 또는 금속화합물을 증착하고 이를 평탄화해서 콘택플러그(112)와 연결되는 확산 방지막(120)을 형성한다. 여기서, 상기 확산 방지막(120)의 금속 또는 금속화합물은 Ir, W, SiTiN, WBN, SiAlTin, IrO2, MoN 중에서 어느 하나를 사용한다. 본 발명의 확산 방지막 제조 공정시 빠른 증착 속도와 높은 선택비를 갖는 도금방법을 이용하기 ??문에 콘택홀의 깊이에 따라 종래보다 확산 방지막의 두께를 증가시킬 수 있어 장벽 특성을 높일 수 있다.
이어서, 이후 스토리지노드 전극을 형성하기 전에 상기 확산 방지막(120)이 형성된 구조물에 열처리 또는 플라즈마를 이용한 후처리 공정을 추가 실시할 수 있다. 이때, 상기 후처리 공정시 O2, N2, 또는 N2O 분위기에서 실시한다. 이와 같이 후처리 공정을 실시하는 이유는 노출된 확산 방지막(120)의 표면을 산화 또는 질화(또는 질산화)처리하여 계면 특성을 양호하게 하기 위한 헤테로 구조(hetero structure)를 갖는 확산 방지막을 제작하기 위함이다.
그 다음, 도 3c에 도시된 바와 같이 상기 확산 방지막(120)이 형성된 구조물에 도전체로 된 스토리지노드 전극(122)/ 강유전체막(124)/도전체로 된 플레이트노드 전극(126)을 순차 형성하여 본 발명에 따른 강유전체 커패시터 제조 공정을 완료한다. 여기서, 강유전체막(124)은 SrBi2Ta2O9, SrBi2Nb2O9등의 Y-1계열의 물질을 사용한다.
그러므로, 본 발명은 FeRAM 소자의 강유전체막의 특성을 확보하기 위해 700℃∼1000℃의 범위에서 열처리 공정을 실시하더라도 확산 방지막(120)이 층간 절연막(114)의 콘택홀에 매몰된 상태이므로 상기 열 공정에 의한 확산 방지막의 열화를 줄일 수 있다.
상기한 바와 같이, 본 발명은 간단한 도금 방법으로 층간 절연막의 콘택홀에 하부 콘택 플러그와 연결되는 확산 방지막을 형성할 수 있으며 콘택홀의 깊이에 따라 확산 방지막의 두께를 증가시킬 수 있어 커패시터와 콘택 플러그 사이의 장벽 특성을 향상시킬 수 있다.
또, 본 발명은 확산 방지막이 층간 절연막에 매립된 형태이기 때문에 700℃ 이상의 고온 열처리를 필요로 하는 강유전체를 갖는 FeRAM소자의 열처리 공정시 확산 방지막의 열화를 초래하지 않고 공정을 진행할 수 있다. 이에 따라, 고집적 반도체장치에서 고용량을 달성하기 위해 강유전체 박막을 사용함에 있어 고온 공정이 가능하며 우수한 특성을 가진 커패시터의 구현이 가능하다.

Claims (7)

  1. 반도체 기판에 소정의 하부 구조를 형성하고, 이를 층간 절연하는 제 1층간 절연막을 형성하는 단계;
    상기 제 1층간 절연막에 콘택홀을 형성하고 그 콘택홀내에 도전체를 매립하여 기판의 접합 영역과 이후 형성될 스토리지노드 전극을 서로 연결하는 콘택플러그를 형성하는 단계;
    상기 제 1층간 절연막 상부에 제 2층간 절연막을 형성하는 단계;
    상기 제 2층간 절연막내에 콘택홀을 형성하는 단계;
    상기 제 2층간 절연막의 콘택홀에 매립되도록 도금 방법으로 금속 또는 금속화합물을 증착하고 이를 평탄화해서 상기 콘택플러그와 연결되는 확산 방지막을 형성하는 단계; 및
    상기 확산 방지막이 형성된 구조물에 도전체로 된 스토리지노드 전극/ 강유전체막/도전체로 된 플레이트노드 전극을 순차 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체메모리장치의 커패시터 제조 방법.
  2. 제 1항에 있어서, 상기 제 1층간 절연막 및 제 2층간절연막은 USG, BPSG 및 BPSG/TEOS-SiO2중에서 어느 하나로 이루어진 것을 특징으로 하는 반도체메모리장치의 커패시터 제조 방법.
  3. 제 1항에 있어서, 상기 확산 방지막의 금속 또는 금속화합물은 Ir, W, SiTiN, WBN, SiAlTiN, IrO2, MoN 중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체메모리장치의 커패시터 제조 방법.
  4. 제 1항에 있어서, 상기 제 2층간절연막 위에 보호 박막을 추가하는 것을 특징으로 하는 반도체메모리장치의 커패시터 제조방법.
  5. 제 1항에 있어서, 상기 스토리지노드 전극을 형성하기 전에 상기 확산 방지막이 형성된 구조물에 열처리 또는 플라즈마를 이용한 후처리 공정을 추가 실시하는 것을 특징으로 하는 반도체메모리장치의 커패시터 제조방법.
  6. 제 5항에 있어서, 상기 후처리 공정시 O2, N2, 또는 N2O 분위기에서 실시하는 것을 특징으로 하는 반도체메모리장치의 커패시터 제조방법.
  7. 제 1항에 있어서, 상기 강유전체막은 SrBi2Ta2O9, SrBi2Nb2O9등의 Y-1계열의 물질인 것을 특징으로 하는 반도체메모리장치의 커패시터 제조 방법.
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