KR20010059516A - 반도체소자의 테스트 패턴 및 그의 형성방법 - Google Patents

반도체소자의 테스트 패턴 및 그의 형성방법 Download PDF

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Abstract

본 발명은, 반도체소자의 테스트패턴 형성방법에 관한 것으로서, 특히, 반도체기판 상에 폴리1층을 형성하여 그 상부면에 층간절연막을 적층한 후, 폴리2가 형성될 부위에 콘택홀을 형성하고, 연속하여 폴리2를 형성하도록 하여 식각으로 제1,제2간격부와 서로 대응되는 방향으로 제1,제2돌출부가 구비된 제1,제2패턴부를 형성하는 테스트패턴(Test Pattern)을 이용하여 비트라인의 슈링크(Shrink)에 의한 미스 얼라인(Misalign)을 간편하게 확인하도록 하는 매우 유용하고 효과적인 발명이다. 즉, 비트라인의 미스얼라인을 용이하게 측정하므로 제조공상에 시간을 절약하여 공정을 단순화시킬 수 있을 뿐만아니라 반도체소자의 수율을 향상하도록 하는 장점을 지닌 발명에 관한 것이다.

Description

반도체소자의 테스트 패턴 및 그의 형성방법 { Test Pattern Of Semiconductor Device And Forming Method Therof }
본 발명은 트랜지스터의 폴리사이드 게이트의 테스트패턴에 형성에 관한 것으로서, 특히, 반도체기판 상의 층간절연막에 콘택홀을 형성하고, 연속하여 폴리2를 적층하여 식각으로 제1,제2간격부와 서로 대응되는 방향으로 제1,제2돌출부가 형성된 제1,제2패턴부를 구비하는 테스트패턴(Test Pattern)을 형성하여 비트라인 슈링크 (Shrink)에 의한 미스 얼라인을 간편하게 확인하도록 하는 반도체소자의 테스트 패턴 형성방법에 관한 것이다.
최근들어서 DRAM 반도체소자가 고집적화되어감에 따라서 게이트전극의 선폭은 점차적으로 작아지고, 더욱 높은 신호처리 속도를 가질 수 있는 전극이 요구되므로 워드라인(Word Line)과 비트라인(Bit Line)을 위하여 폴리실리콘층과 텅스텐실리사이드층을 게이트전극층으로 이용하는 폴리사이드(Policide) 구조를 많이 이용하고 있다.
폴리사이드구조를 갖는 게이트전극은, 도핑된 폴리실리콘층에 비하여 전기적으로 저항이 매우 낮아 신호처리속도가 빠른 장점을 갖으나, 도 1에 도시된 바와 같이, 폴리사이드 구조를 형성하는 경우, 텅스텐실리사이드층의 스트레스(Stress)가 후속 열공정이 진행되는 동안 상당히 큰 변화를 일으키므로 폴리2라인의 선폭이 작아질수록 라인에 가하여지는 스트레스는 매우 증가하게 된다.
이 경우 하부층간절연막인 BPSG(Borophosphosilicate Glass)층이 후속의 고온 열공정을 진행되는 동안 점도(Viscosity)가 낮아져서 재유동(Reflow)을 일으켜서 도 2에 도시된 바와 같이, 폴리2라인의 벤딩(Bending)과 함께 슈링크(Shrink)를 유발하는 문제를 지닌다.
이와 같이 폴리2라인에 슈링크가 유발된 상태에서 도 3에 도시된 바와 같이, 후속공정에서 폴리2라인 상에 형성되는 메탈콘택의 미스얼라인을 유발하게 되므로 반도체장치의 페일(Fail)의 원인이 된다.
그러나. 폴리2라인의 슈링크를 측정할 테스트패턴이 없어서 DRAM생산공정의 마지막 공정이라 할 수 있는 메탈공정까지 모든 공정을 진행한 후, 폴리2층 상에 있는 여러 층을 제거한 후 SEM관찰을 통하여서만 미스얼라인(Misalign)을 확인할 수 있으므로 시간의 손실 뿐만아니라 장비 사용에 있어서 큰 문제점을 지닌다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판 상에 폴리1층을 형성하여 그 상부면에 층간절연막을 적층한 후, 폴리2가 형성될 부위에 콘택홀을 형성하고, 연속하여 폴리2를 형성하도록 하여 식각으로 제1,제2간격부와 서로 대응되는 방향으로 제1,제2돌출부가 형성된 제1,제2패턴부를 구비하는 테스트패턴 (Test Pattern)을 형성하여 비트라인 슈링크 (Shrink)에 의한 미스 얼라인을 간편하게 확인하도록 하는 것이 목적이다.
도 1은 일반적인 게이트의 폴리사이드구조를 형성할 때, 어닐링온도에 의한 텅스텐실리사이드층의 스트레스와 상변화를 보인 도면이고,
도 2는 종래의 후속 열공정에 의하여 발생된 층간절연막의 리플로우와 텅스텐실리사이드층의 비트라인의 벤딩현상을 보인 도면이고,
도 3은 종래의 비트라인 슈링크(Shrink)에 의하여 발생된 비트라인과 메탈콘택사이의 미스얼라인을 보인 도면이고,
도 4는 본 발명에 따른 테스트패턴의 구조를 보인 도면이고,
도 5a 및 도 5b는 본 발명에 따른 테스트패턴의 형성을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 층간절연막 15 : 콘택홀
20 : 폴리2층 25 : 제1패턴부
30 : 제1돌출부 35 : 제2패턴부
40 : 제2돌출부 45 : 제1간격부
50 : 제2간격부
이러한 목적은 폴리1라인을 형성하고 층간절연막을 적층한 후, 마스킹 식각으로 콘택홀을 형성하는 반도체소자 공정에 있어서, 상기 층간절연막 상에 폴리2층을 적층하여 X축 및 Y축 방향으로 일정하게 이격된 제1,제2간격부를 갖도록 제1,제2돌출부를 식각으로 형성하고, 상기 콘택홀 상에 일정 선폭을 갖는 제1,제2테스트패턴부를 형성하도록 하는 반도체소자의 테스트 패턴을 제공함으로써 달성된다.
그리고, 상기 제1,제1돌출부의 길이는 10㎛ 이상이고, 상기 제1,제2돌출부의 갯수는 2개 이상을 형성하는 것이 바람직 하다.
상기 제1,제2패턴부의 하부에 형성되는 콘택홀의 갯수는 2개 이상인 것이 바람직 하다.
그리고, 본 발명의 목적은, 폴리1라인을 형성하고 층간절연막을 적층한 후, 마스킹 식각으로 콘택홀을 형성하는 단계와; 상기 단계 후에 상기 결과물 상에 도핑된 폴리실리콘층 및 텅스텐실리사이드층으로 된 폴리2층을 적층하는 단계와; 상기 폴리2층을 식각공정으로 제1,제2간격부를 갖는 제1,제2돌출부를 형성하도록 상기 콘택홀 상에 제1,제2패턴부를 형성하는 단계를 포함하여 이루어진 반도체소자의 테스트패턴 형성방법을 제공함으로써 달성된다.
그리고. 상기 폴리2층의 도핑된 폴리실리콘층은, 500 ∼ 700℃의 온도범위에서 화학기상증착법(CVD : Chemical Mechanical Polishing)으로 증착하는 것이 바람직 하다.
상기 폴리2층의 텅스텐실리사이드층은, 300 ∼ 650℃의 온도범위에서 화학기상증착법을 증착하도록 한다.
상기 텅스텐실리사이드층은, SiH2Cl2와 WF6의 혼합가스 혹은 SiH4와 WF6의 혼합가스를 중에 어느 하나를 사용하여 형성하도록 한다.
상기 텅스텐실리사이드층(WSiX)의 조성에서 화학량론적 X의 값은, 1.9 ∼ 2.8 인 것이 바람직 하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하도록 한다.
도 4는 본 발명에 따른 테스트패턴의 구조를 보인 도면이고, 도 5a 및 도 5b는 본 발명에 따른 테스트패턴의 형성을 순차적으로 보인 도면이다.
우선 본 발명의 테스트패턴(Test Pattern)의 구조를 살펴 보면, 폴리1라인을 형성하고 층간절연막(10)을 적층한 후, 마스킹 식각으로 콘택홀(15)을 형성하는 반도체소자 공정에 있어서, 상기 층간절연막(10) 상에 폴리2층(20)을 적층하여 X축 및 Y축 방향으로 일정하게 이격된 제1,제2간격부(45)(50)를 갖도록 제1제2돌출부 (30)(40)을 식각으로 형성하고, 상기 콘택홀(15) 상에 일정 선폭을 갖는 제1,제2테스트패턴부(25)(35)를 형성하도록 한다.
그리고, 상기 제1,제1돌출부(30)(40)의 길이는 10㎛ 이상인 것이 바람직 하다.
그리고, 상기 제1,제2돌출부(30)(40)의 갯수는 2개 이상을 형성하도록 한다.
상기 제1,제2패턴부(25)(35)의 하부에 형성되는 콘택홀(15)의 갯수는 2개이상인 것이 바람직 하다.
테스트패턴(A)에서 폴리2층(20)의 콘택홀을 형성하여야 하는 데, 만약, 폴리2층(20)의 콘택을 형성하지 않은 경우, 층간절연막이 BPSG막의 유동성에 의하여 마주 보는 제1,제2패턴부(25)(35)가 X축 혹은 Y축으로 쉬프팅(Shifting) 되므로 수축정도를 정확하게 측정할 수 없기 때문이다.
이하, 본 발명에 따른 테스트패턴 형성방법을 살펴 보도록 한다.
도 5a에 도시된 바와 같이, 폴리1라인을 형성하고 층간절연막(10)을 적층한 후, 마스킹 식각으로 콘택홀(15)을 형성하도록 한다.
그리고, 도 5b에 도시된 바와같이, 상기 단계 후에 상기 결과물 상에 도핑된 폴리실리콘층 및 텅스텐실리사이드층으로 된 폴리2층(20)을 적층하도록 한다.
그리고, 상기 폴리2층(20)을 식각공정으로 제1,제2간격부(45)(50)를 갖는 제1,제2돌출부(30)(40)를 형성하도록 상기 콘택홀(15) 상에 제1,제2패턴부(25)(35)를 형성하도록 한다.
상기 폴리2층(20)의 도핑된 폴리실리콘층은, 500 ∼ 700℃의 온도범위에서 화학기상증착법으로 증착하는 것이 바람직 하다.
상기 폴리2층(20)의 텅스텐실리사이드층은, 300 ∼ 650℃의 온도범위에서 화학기상증착법을 증착하는 것이 바람직 하다.
상기 텅스텐실리사이드층은, SiH2Cl2와 WF6의 혼합가스 및 SiH4와 WF6의혼합가스를 사용하여 형성하도록 한다.
상기 텅스텐실리사이드층(WSiX)의 조성에서 화학량론적 X의 값은, 1.9 ∼ 2.8 인 것이 바람직 하다.
이와 같이 구성된 테스트패턴(A)에서 제1,제2간격부(45)(50)의 너비를 측정하고, 후속 공정에서 진행되는 고온 열공정(700℃ 정도의 온도)을 거친 후에 테스트패턴(A)의 제1,제2간격부(45)(50)의 변화된 너비를 측정하므로 폴리2층(20)의 X축 및 Y축 방향의 길이 변화를 용이하게 측정할 수 있다.
상기한 바와 같이, 본 발명에 따른 반도체소자의 테스트패턴 형성방법을 이용하게 되면, 반도체기판 상에 폴리1층을 형성하여 그 상부면에 층간절연막을 적층한 후, 폴리2가 형성될 부위에 콘택홀을 형성하고, 연속하여 폴리2를 형성하도록 하여 식각으로 제1,제2간격부와 서로 대응되는 방향으로 제1,제2돌출부가 형성된 제1,제2패턴부를 구비하는 테스트패턴(Test Pattern)을 형성하여 비트라인 슈링크 (Shrink)에 의한 미스 얼라인(Misalign)을 간편하게 확인하도록 하는 매우 유용하고 효과적인 발명이다.
즉, 비트라인의 미스얼라인을 용이하게 측정하므로 제조공상에 시간을 절약하여 공정을 단순화시킬 수 있을 뿐만아니라 반도체소자의 수율을 향상하도록 하는 장점을 지닌다.

Claims (9)

  1. 폴리1라인을 형성하고 층간절연막을 적층한 후, 마스킹 식각으로 콘택홀 을 형성하는 반도체소자 공정에 있어서,
    상기 층간절연막 상에 폴리2층을 적층하여 X축 및 Y축 방향으로 일정하게 이격된 제1,제2간격부를 갖도록 제1,제2돌출부를 식각으로 형성하고, 상기 콘택홀 상에 일정 선폭을 갖는 제1,제2테스트패턴부를 형성하여 이루어진 것을 특징으로 하는 반도체소자의 테스트 패턴.
  2. 제 1 항에 있어서, 상기 제1,제2돌출부의 길이는 10㎛ 이상인 것을 특징으로 하는 반도체소자의 테스트 패턴.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제1,제2돌출부의 갯수는 2개 이상을 형성하는 것을 특징으로 하는 반도체소자의 테스트 패턴.
  4. 제 1 항에 있어서, 상기 제1,제2패턴부의 하부에 형성되는 콘택홀의 갯수는 2개 이상인 것을 특징으로 하는 반도체소자의 테스트 패턴.
  5. 폴리1라인을 형성하고 층간절연막을 적층한 후, 마스킹 식각으로 콘택홀을 형성하는 단계와;
    상기 단계 후에 상기 결과물 상에 도핑된 폴리실리콘층 및 텅스텐실리사이드층으로 된 폴리2층을 적층하는 단계와;
    상기 폴리2층을 식각공정으로 제1,제2간격부를 갖는 제1,제2돌출부를 형성하도록 상기 콘택홀 상에 제1,제2패턴부를 패터닝하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 테스트패턴 형성방법.
  6. 제 5 항에 있어서, 상기 폴리2층의 도핑된 폴리실리콘층은, 500 ∼ 700℃의 온도범위에서 화학기상증착법으로 증착하는 것을 특징으로 하는 반도체소자의 테스트패턴 형성방법.
  7. 제 5 항에 있어서, 상기 폴리2층의 텅스텐실리사이드층은, 300 ∼ 650℃의 온도범위에서 화학기상증착법을 증착하는 것을 특징으로 하는 반도체소자의 테스트패턴 형성방법.
  8. 제 5 항 또는 제 7 항에 있어서, 상기 텅스텐실리사이드층은, SiH2Cl2와 WF6의 혼합가스 및 SiH4와 WF6의 혼합가스를 사용하여 형성하는 거슬 특징으로 하는 반도체소자의 테스트패턴 형성방법.
  9. 제 5 항에 있어서, 상기 텅스텐실리사이드층(WSiX)의 조성에서 화학량론적 X의 값은, 1.9 ∼ 2.8 인 것을 특징으로 하는 반도체소자의 테스트패턴 형성방법.
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