KR20010058649A - Method for forming spacer of MOS transistor - Google Patents
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Abstract
Description
본 발명은 모스 트랜지스터의 제조 방법에 관한 것으로서, 특히 게이트 전극의 전기적 절연을 목적으로 하는 스페이서의 제조 공정을 향상시킬 수 있는 모스 트랜지스터의 스페이서 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a MOS transistor, and more particularly to a method of manufacturing a spacer of a MOS transistor capable of improving a manufacturing process of a spacer for the purpose of electrical insulation of a gate electrode.
일반적으로 모스 트랜지스터는 드레인 영역의 에지에서 전기장이 강하게 형성될 경우 핫 캐리어가 증가되어 트랜지스터의 특성을 열화시키기 때문에 이를 방지하기 위해 게이트 전극 측벽에 절연 물질로 된 스페이서를 형성한다. 이때, 스페이서는 게이트 전극 사이의 절연을 목적할 뿐만 아니라 LDD(Lightly Doped Drain) 구조를 채택할 경우 이후 고농도 불순물을 이온주입한 소오스/드레인 영역을 확보하는 기능도 한다.In general, when the electric field is strongly formed at the edge of the drain region, the MOS transistor forms a spacer of an insulating material on the sidewall of the gate electrode to prevent the hot carrier from increasing and deteriorating the characteristics of the transistor. In this case, the spacer not only serves to insulate the gate electrodes, but also has a function of securing source / drain regions ion-implanted with high concentration impurities when adopting a lightly doped drain (LDD) structure.
도 1a 내지 도 1d는 통상적인 모스 트랜지스터의 스페이서 제조 공정을 설명하기 위한 공정 순서도로서, 이를 참조하면 종래 모스 트랜지스터 제조 공정 중에서 스페이서를 형성하기 위한 공정은 다음과 같다.1A to 1D are flowcharts illustrating a spacer manufacturing process of a conventional MOS transistor. Referring to this, a process for forming a spacer in a conventional MOS transistor manufacturing process is as follows.
우선, 도 1a에 도시된 바와 같이, LOCOS 또는 STI 등의 소자분리공정을 실시하여 반도체기판으로서 실리콘 기판(10)에 필드산화막(미도시한)을 형성하고, 기판(10) 전면에 게이트 산화막(12)을 형성하고, 그 위에 도전층(14)으로서 도프트 폴리실리콘 또는 폴리실리콘과 금속층을 증착한 후에 그 위에 하드 마스크(16)로서 산화막을 증착한다.First, as shown in FIG. 1A, a field isolation film (not shown) is formed on a silicon substrate 10 as a semiconductor substrate by performing a device isolation process such as LOCOS or STI, and a gate oxide film ( 12), a doped polysilicon or polysilicon and a metal layer are deposited thereon as the conductive layer 14, and then an oxide film is deposited thereon as a hard mask 16 thereon.
그 다음, 도 1b에 도시된 바와 같이, 게이트 마스크를 이용한 사진 및 식각공정을 진행하여 하드 마스크(16)용 산화막과 도전층(14)을 패터닝하여 게이트 전극(G)을 형성한다. 그리고, 상기 게이트전극(G)에 맞추어 게이트산화막(12)도 식각한다.Next, as shown in FIG. 1B, a photolithography and an etching process using a gate mask are performed to pattern the oxide film for the hard mask 16 and the conductive layer 14 to form a gate electrode G. Referring to FIG. The gate oxide film 12 is also etched in accordance with the gate electrode G. FIG.
그리고, 도면에 도시하지는 않았지만, n형 불순물로서 P(phosphorus)를 저농도로 이온 주입한다. 이로 인해 기판(10)의 표면 근방에는 게이트 전극(G)의 에지 사이 또는 게이트 전극(G)과 필드 산화막 사이에 셀프얼라인하는 LDD 영역이 형성된다.Although not shown in the figure, P (phosphorus) is ion-implanted at low concentration as an n-type impurity. As a result, an LDD region self-aligning is formed between the edge of the gate electrode G or between the gate electrode G and the field oxide film in the vicinity of the surface of the substrate 10.
그 다음, 도 1c 및 도 1d에 도시된 바와 같이, 게이트 전극 측벽에 스페이서를 형성하기 위하여 절연막으로서 산화막(18)을 증착한 후에 전면식각(etch back) 공정으로 산화막을 식각해서 게이트 전극(G) 측벽에 스페이서(18')를 형성한다.1C and 1D, the oxide film 18 is deposited as an insulating film to form a spacer on the sidewall of the gate electrode, and then the oxide film is etched by an etch back process to form the gate electrode G. Spacers 18 'are formed on the sidewalls.
이와 같이 모스 트랜지스터의 스페이서를 형성한 후에 상기 스페이서(18')와 게이트전극을 마스크로 하여 n형 불순물로서 P를 고농도로 이온 주입한다. 이로 인해 실리콘 기판(10) 표면 근방에는 스페이서(18')의 에지 사이와 스페이서 및 필드 산화막사이에 셀프얼라인되는 n형 모스 트랜지스터의 소스/드레인 영역(미도시함)이 형성된다.After forming the spacer of the MOS transistor as described above, P is implanted at a high concentration as an n-type impurity using the spacer 18 'and the gate electrode as a mask. As a result, a source / drain region (not shown) of an n-type MOS transistor self-aligned is formed between the edge of the spacer 18 'and between the spacer and the field oxide film near the surface of the silicon substrate 10.
그러나, 이와 같은 종래 모스 트랜지스터의 스페이서는 주로 산화막(SiO2)을 사용하는데, 식각 공정에 의해 게이트전극 상측 모서리 부분이 경사진 형태를 취하고 있어 구조적으로 절연 특성이 약해지는 단점이 있다. 특히, 이 부분으로 게이트전극 또는 플러그 폴리의 도펀트가 층간 절연막쪽으로 배출 확산(out diffusion)될 경우 게이트전극의 전기적 성능이 낮아질뿐만 아니라 게이트 전극 주위의 절연특성이 저하되는 문제점이 있었다.However, the spacer of the conventional MOS transistor mainly uses an oxide film (SiO 2 ), and the upper edge portion of the gate electrode is inclined by an etching process, and thus, the insulating property is weak in structure. In particular, when the dopant of the gate electrode or the plug poly is out-diffused toward the interlayer insulating layer, the electrical performance of the gate electrode is lowered and the insulation characteristics around the gate electrode are degraded.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 스페이서 제조시 산화막을 증착한 후에 게이트전극 측벽을 제외한 산화막 부위에 이온 주입을 실시하여 이온 주입된 막질과 그렇지 않는 막질 사이의 식각율을 다르게 함으로써 게이트전극 상측 부분의 스페이서 모서리를 두껍게 형성할 수 있는 모스 트랜지스터의 스페이서 제조 방법을 제공하는데 있다.In order to solve the problems of the prior art, an object of the present invention is to deposit an oxide film during spacer fabrication, and then perform ion implantation on an oxide layer except for sidewalls of a gate electrode, thereby reducing the etching rate between the ion implanted film and the other film. The present invention provides a spacer manufacturing method of a MOS transistor that can form a thick spacer edge of the upper portion of the gate electrode.
도 1a 내지 도 1d는 통상적인 모스 트랜지스터의 스페이서 제조 공정을 설명하기 위한 공정 순서도,1A to 1D are process flowcharts for explaining a spacer manufacturing process of a conventional MOS transistor;
도 2a 내지 도 2d는 본 발명에 따른 모스 트랜지스터의 스페이서를 형성하기 위한 제조 공정을 나타낸 공정 순서도이다.2A to 2D are process flowcharts illustrating a manufacturing process for forming a spacer of a MOS transistor according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100: 실리콘 기판100: silicon substrate
102: 게이트 산화막102: gate oxide film
104: 게이트 전극104: gate electrode
106: 하드 마스크106: hard mask
108: 스페이서용 산화막108: oxide film for spacer
109: 스페이서109: spacer
상기 목적을 달성하기 위하여 본 발명은 모스 트랜지스터의 게이트전극 측벽에 절연물질로 된 스페이서를 형성함에 있어서, 반도체 기판의 활성 영역 위에 게이트 산화막, 게이트 전극용 도전층 및 하드 마스크용 절연막을 순차 적층하는 단계와, 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 순차 적층된 절연막, 도전층을 식각해서 게이트 전극을 형성하는 단계와, 게이트 전극이 형성된 결과물에 산화막을 증착하는 단계와, 산화막에서 이후 식각 제거될 부분만 불순물 이온을 주입하는 단계와, 전면 식각 공정을 진행하여 게이트전극 측벽을 제외한 산화막을 식각해서 게이트전극 측벽에 스페이서를 형성하는 단계를 포함한다.In order to achieve the above object, the present invention is a step of sequentially forming a gate oxide film, a conductive layer for the gate electrode and an insulating film for a hard mask on the active region of the semiconductor substrate in forming a spacer of an insulating material on the gate electrode sidewall of the MOS transistor And forming a gate electrode by etching the sequentially stacked insulating film and the conductive layer by performing a photo-etching process using a gate mask, depositing an oxide film on a resultant product on which the gate electrode is formed, and subsequently etching away from the oxide film. Implanting impurity ions only in portions, and etching the oxide film except the sidewalls of the gate electrode by performing an entire surface etching process to form spacers on the sidewalls of the gate electrode.
본 발명에 의하면, 스페이서 제조시 산화막을 증착한 후에 게이트전극 측벽을 제외한 산화막 부위에 이온 주입을 실시하여 이온 주입된 막질과 그렇지 않는막질 사이의 식각율을 다르게 함으로써 게이트전극 상측 부분의 스페이서 모서리를 두껍게 형성, 즉 스페이서의 수직 폭을 균일하게 획득할 수 있다.According to the present invention, the spacer edge of the upper portion of the gate electrode is thickened by varying the etching rate between the ion implanted film and the non-film implanted by performing ion implantation on the oxide layer except for the gate electrode sidewall after depositing the oxide film during spacer fabrication. Formation, that is, the vertical width of the spacer can be obtained uniformly.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 따른 모스 트랜지스터의 스페이서를 형성하기 위한 제조 공정을 나타낸 공정 순서도이다. 이를 참조하면 본 실시예는 다음과 같다.2A to 2D are process flowcharts illustrating a manufacturing process for forming a spacer of a MOS transistor according to the present invention. Referring to this, the present embodiment is as follows.
우선, 도 2a에 도시된 바와 같이, LOCOS 또는 STI 등의 소자분리공정을 실시하여 반도체기판으로서 실리콘 기판(100)에 필드산화막(미도시한)을 형성하고, 기판(100) 전면에 게이트 산화막(102)을 형성하고, 그 위에 도전층(104)으로서 도프트 폴리실리콘 또는 폴리실리콘과 금속층을 증착한 후에 그 위에 하드 마스크(106)로서 산화막을 증착한다.First, as shown in FIG. 2A, a field oxide film (not shown) is formed on a silicon substrate 100 as a semiconductor substrate by performing an element isolation process such as LOCOS or STI, and a gate oxide film ( 102 is formed, a doped polysilicon or polysilicon and a metal layer are deposited thereon as the conductive layer 104, and then an oxide film is deposited thereon as a hard mask 106 thereon.
그리고, 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 하드 마스크(106)용 산화막과 도전층(104)을 패터닝하여 게이트 전극(G)을 형성한다. 그리고, 상기 게이트전극(G)에 맞추어 게이트산화막(102)도 식각한다. 또, 도면에 도시하지는 않았지만, n형 불순물로서 P(phosphorus)를 저농도로 이온 주입하여 기판(100)의 표면 근방, 즉 게이트 전극(G)의 에지 사이 또는 게이트 전극(G)과 필드 산화막 사이에 셀프얼라인하는 LDD 영역을 형성한다.Then, the photolithography and the etching process using the gate mask are performed to pattern the oxide film for the hard mask 106 and the conductive layer 104 to form the gate electrode G. The gate oxide film 102 is also etched in accordance with the gate electrode G. FIG. Although not shown in the figure, ion implantation of P (phosphorus) as a n-type impurity at low concentration is performed in the vicinity of the surface of the substrate 100, that is, between the edge of the gate electrode G or between the gate electrode G and the field oxide film. Self-aligned LDD regions are formed.
그 다음, 도 2b에 도시된 바와 같이, 게이트 전극(G) 측벽에 스페이서를 형성하기 위하여 절연막으로서 산화막(108)을 증착한다. 이때, 산화막(108)의 두께는 종래 스페이서용 산화막의 두께에 비해 얇게 증착하도록 한다. 그리고, 산화막(108)의 증착 공정은 저압 화학기상증착(low pressure chemical vapor deposition) 챔버를 이용하여 중온 또는 고온 산화막을 증착하거나, 플라즈마 방식의 화확기상증착(plasma-enhanced chemical vapor deposition) 챔버를 이용하여 저온에서 산화막을 증착하거나 이들 방식을 혼합하여 산화막을 증착할 수도 있다.Next, as shown in FIG. 2B, an oxide film 108 is deposited as an insulating film to form a spacer on the sidewall of the gate electrode G. As shown in FIG. At this time, the thickness of the oxide film 108 is to be deposited thinner than the thickness of the conventional oxide film for spacers. In addition, the deposition process of the oxide film 108 may be performed by depositing a medium or high temperature oxide film using a low pressure chemical vapor deposition chamber, or using a plasma-enhanced chemical vapor deposition chamber. By depositing an oxide film at a low temperature or by mixing these methods.
그 다음, 도 2c에 도시된 바와 같이, 상기 산화막에서 이후 식각 제거될 부분(108')만 불순물 이온을 주입한다. 여기서, 불순물 이온은 P를 이용하되, P 소스로서 PH3를 이온 주입한다.Next, as shown in FIG. 2C, only the portion 108 ′ which is to be subsequently etched away from the oxide film is implanted with impurity ions. Here, impurity ions are used, but PH3 is implanted into the P source.
그 다음, 도 2d에 도시된 바와 같이, 전면식각(etch back) 공정을 진행하여 상기 게이트전극(G) 측벽을 제외한 나머지 부위의 산화막(108')을 식각해서 게이트전극 측벽에 스페이서(109)를 형성한다. 스페이서를 위한 산화막 식각 공정시, P이온이 주입된 부분의 산화막 식각률이 빨라지게 되므로 본 발명에 의한 스페이서(109)는 전체의 폭이 동일하게 된다.Next, as shown in FIG. 2D, an etch back process is performed to etch the oxide film 108 ′ at portions other than the sidewalls of the gate electrode G, thereby forming spacers 109 on the sidewalls of the gate electrode. Form. During the oxide film etching process for the spacer, since the oxide film etch rate of the P ion-implanted portion is faster, the entire width of the spacer 109 according to the present invention is the same.
이어서, 도면에 도시하지는 않았지만, 모스 트랜지스터의 스페이서(109)를 형성한 후에 상기 스페이서(109)와 게이트전극(G)을 마스크로 하여 불순물을 고농도로 이온 주입하여 모스 트랜지스터의 소스/드레인 영역(미도시함)을 형성한다.Subsequently, although not shown in the drawing, after forming the spacer 109 of the MOS transistor, impurities are implanted at a high concentration by using the spacer 109 and the gate electrode G as a mask, so that the source / drain regions of the MOS transistor (not shown). Shown).
그러므로, 본 발명에 의한 스페이서 제조 방법은 스페이서용 산화막에 이온 주입을 적용하여 이온이 주입된 부분과 그렇지 않은 부분의 식각률을 다르게 하여 게이트전극 측벽의 산화막만을 균일한 두께로 수직적이게 식각할 수 있다.Therefore, in the spacer manufacturing method according to the present invention, only the oxide film on the sidewall of the gate electrode may be vertically etched with uniform thickness by varying the etch rate between the portion where the ion is implanted and the portion not by applying ion implantation to the spacer oxide film.
이에 따라, 본 발명은 전기적 절연 및 불순물 영역 확보를 위해 형성하는 스페이서의 폭을 수직적으로 균일하게 확보할 수 있어 종래 게이트전극의 모서리 부분의 절연이 취약한 구조를 개선할 수 있으며 이로 인해 모스 트랜지스터의 전기적 특성을 향상시킬 수 있다.Accordingly, the present invention can secure the vertically and uniformly the width of the spacers formed for the electrical insulation and the impurity region to improve the structure of the weak insulation of the edge portion of the conventional gate electrode, thereby the electrical of the MOS transistor Properties can be improved.
그리고, 본 발명은 스페이서용 산화막의 두께를 줄이더라도 게이트전극 사이의 공간 마진이 여유가 있어 게이트전극과 콘택 전극 사이의 브릿지를 막을 수 있을뿐만 아니라 콘택홀을 직접 형성할 수 있기 때문에 제조 공정의 수율을 높일 수 있는 효과가 있다.In addition, even if the thickness of the spacer oxide film is reduced, the present invention provides a margin of space between the gate electrodes, which not only prevents the bridge between the gate electrode and the contact electrode, but also directly forms contact holes, thereby increasing the yield of the manufacturing process. There is an effect to increase.
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Legal Events
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| WITN | Withdrawal due to no request for examination |