KR20010056374A - Multiple video decoding apparatus - Google Patents
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Abstract
Description
본 발명은 다중 비디오 디코딩 장치에 관한 것으로, 특히 복수의 비디오 비트스트림을 빠르게 순차로 디코딩함으로써, 복수의 비디오 비트스트림을 동시에 디코딩하는 것과 같은 효과를 내는 다중 비디오 디코딩 장치에 관한 것이다.The present invention relates to a multiple video decoding apparatus, and more particularly, to a multiple video decoding apparatus having an effect such as decoding a plurality of video bitstreams simultaneously by sequentially decoding a plurality of video bitstreams in sequence.
반도체 집적도와 속도의 증가에 의해서 반도체 회로의 처리 속도는 매우 빨라지고 멀티미디어의 발달에 의해서 처리해야 하는 데이터의 양도 많아졌다. 따라서, 여러개의 비디오 비트스트림을 동시에 디코딩할 수 있는 MPEG-2 디코더의 필요성이 증대되었다.The increase in semiconductor density and speed has made the processing speed of semiconductor circuits very fast and the amount of data to be processed due to the development of multimedia has increased. Thus, there is an increasing need for an MPEG-2 decoder that can decode several video bitstreams simultaneously.
도1은 종래 비디오 디코더의 개략적인 구성을 보인 블록도로서, 이에 도시된 바와 같이 하나의 비트 스트림을 처리하기 위한 가변길이 디코더(1), 역 스캔부(2), 역 양자화부(3), 역 DCT부(4), 동작 보상부(5) 및 다수의 프레임 메모리(6)로 구성되어 있다.FIG. 1 is a block diagram showing a schematic configuration of a conventional video decoder. As shown therein, a variable length decoder 1, an inverse scan unit 2, an inverse quantizer 3, It consists of an inverse DCT section 4, an operation compensating section 5 and a plurality of frame memories 6.
여기서, 상기 가변길이 디코더(VLD, 1)는 크게 세부분으로 이루어져 있는데, 헤더 파싱(parsing)부, 데이터 파싱부, 픽쳐 디코딩 제어부의 세부분으로 되어 있다.Here, the variable length decoder (VLD) 1 is largely divided into subdivisions, which are subdivided into a header parsing unit, a data parsing unit, and a picture decoding control unit.
도2는 종래 복수개의 비디오 스트림을 디코딩하는 장치의 구성을 보인 예시도로서, 이에 도시된 바와 같이 상기 동1과 같은 비디오 디코더 복수개를 병렬로 구성한 비디오 디코더부(10)와; 상기 비디오 디코더부(10)의 각 독립된 비디오 디코더에서 디코딩한 비트 스트림의 픽셀 데이터를 하나의 화면으로 다시 재 구성하여 디스플레이부(13)에 출력하는 비디오 믹서(11)와; 상기 비디오 믹서(11)를 통해 합성된 복수개의 비디오 데이터를 디스플레이하는 디스플레이부(13)로 구성된다.FIG. 2 is an exemplary view showing a configuration of a device for decoding a plurality of video streams in the related art. As shown in FIG. 2, a video decoder unit 10 comprising a plurality of video decoders of the same type as in parallel is provided; A video mixer (11) for reconstructing the pixel data of the bit stream decoded by each independent video decoder of the video decoder (10) into a single screen and outputting the same to the display (13); The display unit 13 displays a plurality of video data synthesized through the video mixer 11.
즉, 종래의 기술에 있어서는 하나의 비디오 디코더가 하나의 비트스트림을 디코딩하도록 구성되어 있기 때문에 여러개의 비트스트림을 동시에 디코딩하여 한 화면으로 보기 위해서는 복수개의 독립적인 비디오 디코더를 상기 도2와 같이 병렬로 구성하고, 비디오 믹서(11)를 통해 이를 한 화면으로 합성해 주어야 한다.That is, in the related art, since one video decoder is configured to decode one bitstream, a plurality of independent video decoders may be arranged in parallel as shown in FIG. And synthesized into one screen through the video mixer 11.
따라서, 디코딩하고자 하는 비트 스트림의 개수만큼 독립된 비디오 디코더를 사용해야 하므로 비용이 많이 들고, 시스템을 구성할 때 그 크기가 너무 커지게 되는 문제점이 있었다.Therefore, since an independent video decoder must be used as many as the number of bit streams to be decoded, it is expensive and has a problem in that its size becomes too large when configuring a system.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 디지털 방송 수신시 복수의 SD(Standard Definition)급 비디오 비트스트림을 빠른 처리속도에 의해 순차로 디코딩함으로써, 동시에 디코딩하는 것과 같은 효과를 내는 다중 비디오 디코딩 장치를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, such as decoding at the same time by sequentially decoding a plurality of standard definition (SD) video bitstreams at a high processing speed when receiving digital broadcasting. It is an object of the present invention to provide a multiple video decoding apparatus that produces an effect.
도 1은 종래 비디오 디코더의 개략적인 구성을 보인 블록도.1 is a block diagram showing a schematic configuration of a conventional video decoder.
도 2는 종래 복수개의 비디오 스트림을 디코딩하는 장치의 구성을 보인 예시도.2 is an exemplary view showing a configuration of an apparatus for decoding a plurality of video streams in the related art.
도 3은 본 발명에 의한 엠펙-2 비디오 디코더의 구성을 보인 블록도.3 is a block diagram showing the configuration of an MPEG-2 video decoder according to the present invention;
도 4는 엠펙-2 비디오 비트스트림의 상위 레벨 비트스트림의 구성도.4 is a block diagram of a higher level bitstream of an MPEG-2 video bitstream.
도 5는 멀티스트림 디코딩 제어부의 내부 구성에 의한 동작을 설명하기 위한 예시도.5 is an exemplary diagram for describing an operation by an internal configuration of a multistream decoding control unit.
도 6은 하나의 비디오 비트스트림을 디코딩할 때의 B-픽쳐 메모리 맵.6 is a B-picture memory map when decoding one video bitstream.
도 7은 SD급 2개의 비트스트림을 디코딩하는 경우의 B-픽쳐 메모리 맵.7 is a B-picture memory map when decoding two SD class bitstreams.
도 8은 하나의 비디오 스트림을 디코딩하는 경우의 디코딩과 디스플레이의 프레임 시퀀스도.8 is a frame sequence diagram of decoding and display in the case of decoding one video stream.
도 9는 2개의 비디오 비트스트림을 디코딩하는 경우의 디코딩과 디스플레이의 프레임 시퀀스도.9 is a frame sequence diagram of decoding and display in the case of decoding two video bitstreams.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
21 : 멀티스트림 디코딩 제어부 22 : 레지스터 세트부21: multi-stream decoding control section 22: register set section
23 : 데이터 입력부 24 : 양자화 메트릭스 버퍼23: data input section 24: quantization matrix buffer
25 : 비디오 디코더부25: video decoder
이와 같은 목적을 달성하기 위한 본 발명은 복수개의 비트스트림 데이터를 입력받는 데이터 입력부와; 상기 비트스트림 데이터에서 픽쳐_헤더의 시작 코드가 입력될 때마다 비트스트림 인덱스를 증가시키고, 각 비트스트림의 파라미더 세트를 멀티플렉싱하는 멀티스트림 디코딩 제어부와; 멀티플렉싱되어 출력된 비트스트림의 파라미터를 저장해 두기 위한 레지스터 세트부와; 상기 멀티스트림 디코딩 제어부의 제어에의해 순차로 입력되는 비트스트림을 디코딩하는 비디오 디코더부와; 각 비트 스트림에 대한 양자화 메트릭스를 저장해 두기 위한 양자화 메트릭스 버퍼를 포함하여 구성한 것을 특징으로 한다.The present invention for achieving the above object is a data input unit for receiving a plurality of bitstream data; A multistream decoding control unit for increasing a bitstream index each time a start code of a picture_header is input from the bitstream data, and multiplexing a parameter set of each bitstream; A register set unit for storing parameters of the multiplexed and output bitstreams; A video decoder to decode bitstreams sequentially input by the control of the multistream decoding control unit; And a quantization matrix buffer for storing quantization metrics for each bit stream.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.
도3은 본 발명에 의한 엠펙-2 비디오 디코더의 구성을 보인 블록도로서, 이에 도시한 바와 같이 복수개의 비트스트림 데이터(Bitstream Data1∼4)를 입력받는 데이터 입력부(23)와; 상기 비트스트림 데이터에서 픽쳐_헤더의 시작 코드가 입력될 때마다 비트스트림 인덱스를 증가시키고, 각 비트스트림의 파라미더 세트를 멀티플렉싱하는 멀티스트림 디코딩 제어부(21)와; 멀티플렉싱되어 출력된 비트스트림의 파라미터를 저장해 두기 위한 레지스터 세트부(22)와; 상기 멀티스트림 디코딩 제어부(21)의 제어에 의해 순차로 입력되는 비트스트림을 디코딩하는 비디오 디코더부(25)와; 각 비트 스트림에 대한 양자화 메트릭스를 저장해 두기 위한 양자화 메트릭스 버퍼(24)로 구성한 것으로, 이하 상기와 같이 구성된 본 발명의 동작 및 작용을 설명하면 다음과 같다.FIG. 3 is a block diagram showing the structure of an MPEG-2 video decoder according to the present invention, and as shown therein, a data input unit 23 for receiving a plurality of bitstream data Bitstream Data 1 to 4; A multistream decoding control unit 21 for increasing a bitstream index each time a start code of a picture_header is input in the bitstream data and multiplexing a set of parameters of each bitstream; A register set section 22 for storing the multiplexed output parameters of the bitstream; A video decoder (25) for decoding bitstreams sequentially input by the control of the multistream decoding control unit (21); It consists of a quantization matrix buffer 24 for storing quantization metrics for each bit stream. Hereinafter, the operation and operation of the present invention configured as described above will be described.
먼저, VLD(25a)의 픽쳐 데이터 파싱부(미도시)는 블록 데이터를 파싱하다가 픽쳐_헤더의 시작 코드를 발견하면 제어를 멀티스트림 디코딩 제어부(21)에 넘겨준다.First, the picture data parsing unit (not shown) of the VLD 25a parses block data and transfers control to the multi-stream decoding control unit 21 when the start code of the picture header is found.
도5는 멀티스트림 디코딩 제어부의 내부 구성에 의한 동작을 설명하기 위한 예시도로서, 이에 도시한 바와 같이 멀티스트림 디코딩 제어부(21)는 비트스트림 인덱스 하나를 증가시키고, 각 비트스트림 파라미터 세트를 멀티플렉스해서 VLD(25a)와 역양자화부(25c), 역 DCT부(25d), 동작 보상부(25e)등에 전달되는 비트스트림 파라미터 등을 비트스트림 인덱스에 의해 멀티플렉싱한다.5 is an exemplary diagram for describing an operation of an internal configuration of a multistream decoding control unit. As shown in FIG. 5, the multistream decoding control unit 21 increases a bitstream index and multiplexes each bitstream parameter set. Then, the bitstream parameters and the like transmitted to the VLD 25a, the inverse quantization unit 25c, the inverse DCT unit 25d, the operation compensation unit 25e, and the like are multiplexed by the bitstream index.
이 비트스트림 인덱스는 비디오 디코더 자체적으로 생성한 것으로, 동시에 디코딩하려고 하는 임의의 비트스트림들의 구분을 하기 위한 것이다.This bitstream index is generated by the video decoder itself to distinguish any bitstreams to be decoded simultaneously.
그리고, 외부의 양자화 메트릭스 버퍼(24)에 저장했던 각 비트 스트림의 양자화 메트릭스를 역 양자화부(25c)에 전달한다.The quantization matrix of each bit stream stored in the external quantization matrix buffer 24 is transmitted to the inverse quantization unit 25c.
다음, VLD(25a)는 픽쳐_헤더를 디코딩하면서 각 양자화 메트릭스(24)에 대해서는 우선 역 양자화부(25c)에 전달하고, 동시에 메모리의 정해놓은 어드레스에 저장을 한다.Next, the VLD 25a first transfers the quantization matrix 24 to the inverse quantizer 25c while decoding the picture header, and simultaneously stores the quantization matrix 24 at a predetermined address of the memory.
이후에는 정상적으로 디코딩을 수행한다. 디코딩을 수행할 때 동작 보상부는 멀티스트림 디코딩 제어부(21)가 전달한 비트스트림 인덱스에 따라서 메모리의 어드레스를 계산한다.After that, decoding is normally performed. When performing decoding, the motion compensator calculates an address of the memory according to the bitstream index delivered by the multistream decoding control unit 21.
멀티스트림 디코더가 비트스트림 인덱스를 하나 증가 시켜서 0으로 되면 이는 4개의 비트스트림의 한 픽쳐씩을 디코딩한 것과 마찬가지가 되므로 비트스트림 인덱스는 0부터 3가지를 계속 순환하게 된다. 이 순환은 도4의 엠펙-2 비디오 비트스트림의 구성에 따라서 픽쳐가 계속 입력되는 동안 계속 순환하게 된다.If the multistream decoder increments the bitstream index by one and goes to zero, it is the same as decoding one picture of four bitstreams, and the bitstream index continues to cycle from zero to three. This cycle continues to cycle while the picture continues to be input according to the structure of the MPEG-2 video bitstream of FIG.
만약, 픽쳐 헤더가 아닌 도4에 도시된 바와 같이 Group of Pic.Hdr. 또는 시퀀스 헤더가 나오게 되면 제어는 VLD(25a)의 헤더 파싱부(미도시)로 넘어가게 된다.If not in the picture header, as shown in Fig. 4, Group of Pic. Alternatively, when the sequence header comes out, control passes to a header parser (not shown) of the VLD 25a.
헤더 파싱부(미도시)에서는 엠펙-2 비트스트림의 각종 헤더들을 파싱하고, 파싱하면서 추출한 파라미터들은 해당 인덱스의 레지스터 세트부(22)에 저장한다.The header parser (not shown) parses various headers of the MPEG-2 bitstream and stores the parameters extracted while parsing them in the register set unit 22 of the corresponding index.
헤더 파싱부에서 픽쳐 헤더를 만나면 제어를 픽쳐 데이터부에 넘기고 픽쳐 데이터를 파싱한다.When the header parser encounters the picture header, control is passed to the picture data unit and the picture data is parsed.
파싱한 픽쳐 데이터는 비트스트림 인덱스와 또 멀티플렉싱된 비트스트림 파라미터와 함께 역 양자화부, 역DCT부, 동작 보상부로 입력되므로 각 구성부에서는 하나의 비트스트림을 디코딩할 때와 같은 방법을 이용해서 각 블록의 기능을 수행하되 픽셀 데이터의 저장을 비트스트림 인덱스를 참조해서 하게 된다.The parsed picture data is input to the inverse quantizer, the inverse DCT unit, and the motion compensation unit together with the bitstream index and the multiplexed bitstream parameters, so that each component uses the same method as when decoding one bitstream. It performs the function of but saves the pixel data by referring to the bitstream index.
도6은 하나의 비디오 비트스트림을 디코딩할 때의 B-픽쳐 메모리 맵으로서, I,P 픽쳐는 B-픽쳐를 디코딩하는 데에 참조-픽쳐로 사용되고, B-픽쳐는 디스플레이가 되고나면 다시 사용되는 일이 없으므로 다음 B-픽쳐를 저장하는데 사용된다.Fig. 6 is a B-picture memory map when decoding one video bitstream, where I, P pictures are used as reference pictures to decode B-pictures, and B-pictures are used again after display. It is used to store the next B-picture since there is no work.
도7은 SD급 2개의 비트스트림을 디코딩하는 경우에 B-픽쳐 메모리 맵으로서, 휘도 화소를 기준으로 생각하면 HD급 픽쳐의 화소수는 1920×1080 화소 즉, 2073600 화소이다.Fig. 7 is a B-picture memory map in the case of decoding two SD class bitstreams, and the number of pixels of an HD class picture is 1920 × 1080 pixels, that is, 2073600 pixels, based on luminance pixels.
색(chrominance) 화소의 수는 칼라 포맷(chroma_format)에 따라 달라지지만 휘도 화소의 숫자에 비례하게 되므로 휘도 화소의 숫자만을 가지고 우선 생각하면 HD급의 한 픽쳐를 저장하는데 필요한 메모리는 1920×1080 즉, 2073600 바이트이다.The number of chrominance pixels depends on the color format (chroma_format), but is proportional to the number of luminance pixels, so if you think only the number of luminance pixels first, the memory required to store one HD class picture is 1920 × 1080, 2073600 bytes.
이는 SD급 픽쳐의 720×480 즉, 345600 바이트의 6배에 해당한다. 따라서, 하나의 HD급 비트스트림을 디코딩하기 위한 메모리를 여러개의 SD급 비트스트림의 디코딩을 위해서 사용할 수 있다.This corresponds to 720 × 480, or 6 times, 345600 bytes of an SD class picture. Therefore, a memory for decoding one HD class bitstream can be used for decoding of several SD class bitstreams.
따라서, 참조로 사용되는 I,P 픽쳐의 HD급 픽쳐의 각 I,P 픽쳐의 공간에 SD급 픽쳐 2개가 들어가게 되고, B-픽쳐의 경우는 다음의 디코딩과 디스플레이의 시퀀스의 필요에 의해서 각 SD급 비트스트림의 B-픽쳐 2씩 총 4개가 도7과 같이 메모리에 들어가게 된다.Therefore, two SD pictures are placed in the space of each I, P picture of the HD picture of the I, P picture used as a reference. In the case of the B-picture, each SD picture is required by the following decoding and display sequence. A total of four B-pictures 2 of the class bitstream enter the memory as shown in FIG.
B-픽쳐의 경우는 각 비트스트림당 2개의 픽쳐를 메모리에 저장하고 두 영역을 번갈아 가면서 리드와 라이트를 하는 더블 버퍼링을 하게 된다.In the case of B-pictures, two pictures are stored in memory for each bit stream, and the two buffers are alternately buffered to read and write.
다음, 도8은 하나의 비디오 스트림을 디코딩하는 경우의 디코딩과 디스플레이의 프레임 시퀀스도이고, 도9는 같은 디코더로 2개의 비디오 비트스트림을 디코딩하는 경우의 디코딩과 디스플레이의 프레임 시퀀스도이다.Next, FIG. 8 is a frame sequence diagram of decoding and display when decoding one video stream, and FIG. 9 is a frame sequence diagram of decoding and display when decoding two video bitstreams with the same decoder.
상기 도9는 디코딩하는 비트스트림은 2개라도 디스플레이는 하나의 화면에 도10과 같이 하게 되므로 각 비트스트림에서 디코딩된 2개의 픽쳐를 1/60초 내에 디스플레이하고, 디코딩도 그에 맞춰서 1/60초에 각 비트스트림의 한 픽쳐씩 디코딩하게 된다.In FIG. 9, even though two bitstreams are decoded, the display is displayed on one screen as shown in FIG. 10, and thus, two pictures decoded in each bitstream are displayed within 1/60 second, and decoding is 1/60 second accordingly. One picture of each bitstream is decoded by.
디코더의 속도는 HD급 한 픽쳐의 크기가 SD급 한 픽쳐의 6배 이므로 충분한 여력이 있으므로 멀티스트림 디코딩 제어부(21)는 인코딩된 비트스트림의 멀티플렉스와 그에 맞춘 레지스터 세트1과 레지스터 세트2를 멀티플렉스함으로써 가능하게 된다.The speed of the decoder is sufficient because the size of the HD class picture is 6 times the size of the SD class picture. Therefore, the multi-stream decoding control unit 21 multiplies the multiplex of the encoded bitstream, and the register set 1 and register set 2 accordingly. It is possible by flexing.
디코딩하는 비트스트림이 2개가 아니라 더 늘어서 4개가 되더라도 레지스터와 메모리의 크기만 더 커지면 되고, 그 제어는 2개를 하던 것을 4개로 하면 된다.Even if the number of bit streams to be decoded is not two but four more, the size of the registers and the memory only needs to be larger.
본 발명에서 사용하는 역 양자화부, 역 DCT부, 동작 보상부등은 매우 빠른 속도를 가지는 회로들이므로 이를 이용하여 하나의 비트스트림을 디코딩하는 경우에는 HD(High Definition)급의 비트스트림을 디코딩할 수 있는 정도의 기능을 가지고 있으므로 하나의 HD급 디코더로도 사용할 수 있다.The inverse quantizer, the inverse DCT unit, and the motion compensation unit used in the present invention are circuits having a very high speed, and when decoding one bitstream using the same, it is possible to decode a high definition (HD) class bitstream. As it has enough functions, it can be used as one HD class decoder.
이상에서 설명한 바와 같이 본 발명 다중 비디오 디코딩 장치는 빠른 처리속도에 의해 복수의 비디오 비트스트림을 순차로 디코딩하면서, 마치 동시에 디코딩하는 것과 같은 효과를 내어 하나의 디코딩 장치로 다중 화면을 디스플레이할 수 있는 효과가 있다.As described above, the multi-video decoding apparatus of the present invention can decode a plurality of video bitstreams in sequence at a high processing speed, and display multiple screens with a single decoding apparatus, having the same effect as decoding at the same time. There is.
Claims (2)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100734408B1 (en) * | 2003-06-19 | 2007-07-03 | 노키아 코포레이션 | Stream switching based on gradual decoder refresh |
| KR101353204B1 (en) * | 2006-07-20 | 2014-01-21 | 톰슨 라이센싱 | Method and apparatus for signalling view scalability in multi-view video coding |
| CN111770382A (en) * | 2019-04-02 | 2020-10-13 | 瑞昱半导体股份有限公司 | Video processing circuit and method for processing multiple videos using a single video processing path |
-
1999
- 1999-12-15 KR KR1019990057822A patent/KR20010056374A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100734408B1 (en) * | 2003-06-19 | 2007-07-03 | 노키아 코포레이션 | Stream switching based on gradual decoder refresh |
| KR101353204B1 (en) * | 2006-07-20 | 2014-01-21 | 톰슨 라이센싱 | Method and apparatus for signalling view scalability in multi-view video coding |
| CN111770382A (en) * | 2019-04-02 | 2020-10-13 | 瑞昱半导体股份有限公司 | Video processing circuit and method for processing multiple videos using a single video processing path |
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