KR20010055932A - A semiconductor memory device for stable sub-word line driving operation - Google Patents

A semiconductor memory device for stable sub-word line driving operation Download PDF

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Abstract

PURPOSE: A semiconductor memory device with stabilized sub word line operation is provided to minimize the noise occurring on an adjacent sub word line which is not activated during precharge. CONSTITUTION: The semiconductor memory device includes the first and second sub word line drivers and a word line floating preventing pull down transistor(N3). The first and second sub word line drivers are controlled by a predetermined main word line active signal and drive the first and second sub word lines. The word line floating preventing pull down transistor is coupled with the first and the second sub word lines in common. A signal which is enabled prior to the main word line active signal and disabled later than the main word line active signal is used as a gate control signal for the pull down transistor. The charge which is pre-charged on the first sub word line is discharged through the first sub word line driver with response to the main word line signal, and the rest charge is discharged through the second sub word line driver with response to the gate control signal.

Description

서브 워드라인 구동 동작을 안정화시킨 반도체 메모리 소자{A SEMICONDUCTOR MEMORY DEVICE FOR STABLE SUB-WORD LINE DRIVING OPERATION}A SEMICONDUCTOR MEMORY DEVICE FOR STABLE SUB-WORD LINE DRIVING OPERATION}

본 발명은 반도체 회로 기술에 관한 것으로, 특히 서브 워드라인 구동 동작을 안정화시킨 반도체 메모리 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuit technology, and more particularly, to a semiconductor memory device in which a sub word line driving operation is stabilized.

반도체 메모리 소자는 수많은 셀들로 구성된다. 각 셀들은 다수의 워드라인에 나뉘어 접속되어 있으며, 특정 셀의 선택을 위해 즉, 어드레싱을 위해 특정 워드라인을 구동하게 된다.The semiconductor memory device is composed of numerous cells. Each cell is divided into a plurality of word lines, and each cell drives a specific word line for selecting a specific cell, that is, for addressing.

워드라인은 셀 트랜지스터의 게이트 입력이므로 큰 캐패시턴스를 가지며, 대체로 고저항 물질로 구성되기 때문에 신호 지연이 크다. 이를 해결하고자 워드라인을 단순분할하여 로우 디코더와 워드라인 드라이버를 더 많이 삽입하여 구동하는 방식을 이용할 수 있으나, 추가된 디코더에 의해 칩 면적이 증가하는 역효과를 초래하게 된다.The word line has a large capacitance because it is the gate input of the cell transistor, and has a large signal delay because it is generally made of a high resistance material. In order to solve this problem, a method of simply dividing a word line and inserting and driving more row decoders and word line drivers may cause an adverse effect of increasing chip area by the added decoder.

과거 1M DRAM 시대에서는 게이트 물질로 폴리실리콘을 사용하고 그 상부에 저저항을 가지는 알루미늄을 평행하게 배치하고 64∼128 셀마다 바느질 뜸하듯이 폴리실리콘과 알루미늄을 연결하는 워드라인 스트래핑(strapping) 구조가 널리 사용되었으나, 64M나 256M DRAM에 이를 적용할 경우 알루미늄을 모든 워드라인 상에 배치하는 것이 공정 관점에서 매우 어려우며 설사 배치한다 하더라도 그 선폭이 매우 가늘어질 것을 요구하기 때문에 배선 지연에 대한 감소 효과가 그리 크지 않게 되었다. 계층형 워드라인 방식은 이러한 문제점을 해결할 수 있는 방안으로 현재까지 널리 적용되고 있다.In the past 1M DRAM era, polysilicon is used as the gate material, and a low-resistance aluminum is placed in parallel and a wordline strapping structure connecting polysilicon and aluminum is sewn in every 64 to 128 cells. Although widely used, it is very difficult from the process point of view to place aluminum on all word lines when applied to 64M or 256M DRAM, and even if it is placed, the line width needs to be very thin. It was not big. The hierarchical word line method has been widely applied to date to solve this problem.

계층형 워드라인 방식은 워드라인을 적당한 길이로 분할해서 서브 워드라인으로 하고, 1개의 로우 디코더와 워드라인 드라이버로 이들 서브 워드라인을 구동하는 방식이다. 로우 방향으로 배열된 서브 워드라인들은 워드라인 드라이버로부터 출력된 메인 워드라인 액티브신호에 의해 공통으로 제어된다.The hierarchical word line method divides word lines into appropriate lengths to form sub word lines, and drives these sub word lines with one row decoder and a word line driver. The sub word lines arranged in the row direction are commonly controlled by the main word line active signal output from the word line driver.

이러한 계층형 구조에서는 메인 워드라인에 서브 워드라인을 구동하기 위한 로직 게이트(예컨대, 앤드 게이트)만이 서브 워드라인 개수만큼 연결되어 기존의 워드라인 스트래핑 구조에 비해 캐패시턴스가 매우 작다. 즉, 메인 워드라인의 구동에는 지연이 거의 없다. 그런데, 이 계층형 구조를 구현하기 위하여 워드라인 스트래핑 영역 내에 로직 게이트를 배치해야 하는 것이 또 다른 부담으로 작용하게 된다. 이를 극복하고자 서브 워드라인을 엇갈리게 배치하는 방식의 계층형 구조가 제안되었다.In this hierarchical structure, only logic gates (eg, AND gates) for driving the sub word lines are connected to the main word lines by the number of sub word lines, so that the capacitance is very small compared to the existing word line strapping structure. That is, there is almost no delay in driving the main word line. However, in order to implement this hierarchical structure, it is another burden to place a logic gate in the word line strapping region. To overcome this problem, a hierarchical structure in which sub word lines are alternately arranged is proposed.

이 방식에 따르면 워드라인이 다수의 서브 워드라인들로 분할되며, 임의의 서브 어레이 내의 각 서브 워드라인들이 1쌍의 정/부 메인 워드라인 액티브신호에 의해 제어된다. 분할되어 병렬로 배치된 서브 워드라인들은 어드레스에 의해 디코딩되어 선택적으로 로우 디코딩 값을 공급해주는 서브 워드라인 드라이버에 의해 선택적으로 구동된다.According to this method, a word line is divided into a plurality of sub word lines, and each sub word line in an arbitrary sub array is controlled by a pair of positive and negative main word line active signals. Sub-word lines that are divided and arranged in parallel are selectively driven by sub-word line drivers that are decoded by address and selectively supply row decoding values.

첨부된 도면 도 1은 종래기술에 따른 반도체 메모리 소자의 서브 워드라인 드라이버와 공유 풀다운 트랜지스터를 도시한 것이다. 도면에서는 각각의 메인 워드라인에 대해 서브 워드라인 하나만을 도시하였으나, 실제로는 하나의 메인 워드라인에 대해 많은 수의 서브 워드라인이 배치된다. 따라서, 각각의 서브 워드라인에 하나씩의 서브 워드라인 드라이버가 배치된다.1 is a diagram illustrating a sub word line driver and a shared pull down transistor of a semiconductor memory device according to the related art. In the drawing, only one sub word line is shown for each main word line, but in practice, a large number of sub word lines are arranged for one main word line. Therefore, one sub word line driver is disposed in each sub word line.

도면을 참조하면, 서브 워드라인 드라이버는 제1 메인 워드라인 액티브신호 mwlz0(로우 액티브신호임)를 게이트 입력으로 하여 Vpp 레벨의 서브 워드라인 선택 신호 px로 제1 서브 워드라인 swl0을 구동하기 위한 풀업 PMOS(P1)와 접지 레벨로 서브 워드라인 swl0을 구동하기 위한 풀다운 NMOS(N1)로 구성된다. 제2 서브 워드라인 swl1을 구동하기 위한 드라이버 또한 풀업 PMOS(P2)와 풀다운 NMOS(N2)로 같은 구성을 가진다.Referring to the drawings, the sub word line driver pulls up the first main word line active signal mwlz0 (a low active signal) as a gate input to drive the first sub word line swl0 with the sub word line selection signal px of Vpp level. PMOS P1 and pull-down NMOS N1 for driving sub word line swl0 to ground level. The driver for driving the second sub word line swl1 also has the same configuration as a pull-up PMOS P2 and a pull-down NMOS N2.

한편, 각 서브 워드라인에는 서브 워드라인이 플로팅되는 것을 방지하기 위한 접지 경로를 제공하는 풀다운 트랜지스터가 배치된다. 이러한 풀다운 트랜지스터는 통상적으로 비 액티브 상태에서는 로우 레벨을 유지하다가 프리차지시에 하이 레벨로 바뀌는 부 서브 워드라인 선택 신호 pxz를 게이트 입력으로 한다.Meanwhile, a pull-down transistor is disposed in each sub word line to provide a ground path for preventing the sub word line from floating. Such a pull-down transistor typically uses a negative sub word line selection signal pxz, which is maintained at a low level in an inactive state and then changed to a high level when precharged, as a gate input.

최근에는 인접 서브 워드라인끼리 이 풀다운 트랜지스터를 공유시켜 서브 워드라인 드라이버 2개당 풀다운 트랜지스터 1개를 줄임으로써 칩면적 감소의 효과를 얻고 있다. 도 1에서 N3은 이 공유 풀다운 트랜지스터를 나타낸 것이다.Recently, the adjacent sub word lines share the pull down transistors, thereby reducing the chip area by reducing one pull down transistor per two sub word line drivers. In Figure 1, N3 represents this shared pull-down transistor.

그러나, 이처럼 인접 서브 워드라인끼리 풀다운 트랜지스터를 공유하는 경우, 도 2에 도시된 바와 같이 프리차지시 서브 워드라인 선택신호 px와 pxz가 제1 메인 워드라인 액티브 mwlz0 보다 먼저 디스에이블(px는 하이 레벨에서 로우 레벨로 pxz는 로우 레벨에서 하이 레벨로) 되게 되는데, 프리차지시 하이 레벨(Vpp)로 충전되어 있던 제1 서브 워드라인 swl0의 전하가 제1 메인 워드라인 액티브신호 mwlz0에 앞서 디스에이블된 부 워드라인 선택신호 pxz에 의해 풀다운 트랜지스터(N3)를 통하여 경로 1로 빠져야 한다. 그런데, 일부의 전하가 경로 2로전달되어 액티브되지 않은 제2 서브 워드라인 swll에 잡음이 섞여 원치 않는 오동작을 일으킬 수가 있다.However, when the adjacent sub word lines share the pull-down transistors as shown in FIG. 2, the sub word line selection signals px and pxz at the time of precharging are disabled before the first main word line active mwlz0 (px is a high level). At low level, pxz goes from low level to high level, where the charge of the first sub word line swl0 charged to the high level (Vpp) at the time of precharge is disabled before the first main word line active signal mwlz0. The negative word line selection signal pxz has to be pulled out to the path 1 through the pull-down transistor N3. However, some of the electric charge is transferred to path 2, and noise may mix in the second sub word line swll which is not active, causing unwanted malfunction.

본 발명은 서브 워드라인 플로팅 방지용 풀다운 트랜지스터를 인접 서브 워드라인끼리 공유하는 경우에 있어서 프리차지시 액티브되지 않은 인접 서브 워드라인에 유기되는 노이즈를 최소화할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device capable of minimizing noise induced by adjacent sub word lines that are not active when precharging when the pull-down transistors for preventing sub word line floating are shared among adjacent sub word lines. .

도 1은 종래기술에 따른 반도체 메모리 소자의 서브 워드라인 드라이버와 공유 풀다운 트랜지스터를 도시한 회로도.1 is a circuit diagram illustrating a sub wordline driver and a shared pull-down transistor of a semiconductor memory device according to the prior art.

도 2는 상기 도 1에 도시된 회로의 타이밍도.FIG. 2 is a timing diagram of the circuit shown in FIG.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 서브 워드라인 드라이버와 공유 풀다운 트랜지스터를 도시한 회로도.3 is a circuit diagram illustrating a sub wordline driver and a shared pull-down transistor of a semiconductor memory device according to an embodiment of the present invention.

도 4는 상기 도 3에 도시된 회로의 타이밍도.4 is a timing diagram of the circuit shown in FIG. 3;

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

pxz : 부 서브 워드라인 선택신호pxz: sub-subword line selection signal

30 : 지연기30: delay

N3 : 공유 풀다운 트랜지스터N3: shared pulldown transistor

상기의 기술적 과제를 해결하기 위하여 본 발명은, 소정의 메인 워드라인 액티브신호에 제어 받아 인접한 제1 및 제2 서브 워드라인을 구동하기 위한 제1 및 제2 서브 워드라인 드라이버와, 상기 제1 및 제2 서브 워드라인에 공통으로 접속된 서브 워드라인 플로팅 방지용 풀다운 트랜지스터를 구비하는 반도체 메모리 소자에 있어서, 상기 풀다운 트랜지스터의 게이트 제어 신호로, 상기 메인 워드라인 액티브신호보다 일찍 인에이블되고 상기 메인 워드라인 액티브신호보다 늦게 디스에이블되는 신호를 사용하여, 프리차지시, 우선적으로 상기 메인 워드라인 신호에 응답하여 액티브된 상기 제1 서브 워드라인에 충전된 전하를 상기 제1 서브 워드라인 드라이버를 통해 방전시키고, 그 나머지 전하를 상기 게이트 제어 신호에 응답하여 상기 제2 서브 워드라인 드라이버를 통해 방전시키는 것을 특징으로 한다.In order to solve the above technical problem, the present invention provides a first and second sub word line driver for driving adjacent first and second sub word lines under a control of a predetermined main word line active signal, and the first and second sub word line drivers. A semiconductor memory device including a sub word line floating prevention pull down transistor connected to a second sub word line, wherein the gate control signal of the pull down transistor is enabled earlier than the main word line active signal and is enabled. Using a signal that is later than an active signal, upon precharging, the charge charged in the first sub word line activated in response to the main word line signal is first discharged through the first sub word line driver. The second subword in response to the remaining charge in response to the gate control signal. Discharge through a line driver.

또한 본 발명은, 상기 제어 신호가, 부 서브 워드라인 선택신호(pxz)와 그의 지연 신호를 입력으로 하는 낸드 게이트와, 상기 낸드 게이트의 입력을 반전시키는 인버터를 구비하는 펄스 발생기의 출력 신호인 것을 특징으로 한다.In addition, the present invention is that the control signal is an output signal of a pulse generator having a NAND gate for inputting the sub-sub word line selection signal pxz and its delay signal, and an inverter for inverting the input of the NAND gate. It features.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 서브 워드라인 드라이버와 공유 풀다운 트랜지스터를 도시한 것이며, 도 4는 그 타이밍을 도시한 것으로, 이하 이를 참조하여 설명한다.3 is a diagram illustrating a sub word line driver and a shared pull-down transistor of a semiconductor memory device according to an exemplary embodiment of the present invention, and FIG. 4 is a timing diagram thereof.

도 3을 참조하면, 본 실시예에서도 서브 워드라인 드라이버 자체는 상기 도 1에 도시된 기존의 회로와 동일함을 알 수 있다. 다만, 제1 서브 워드라인 swl0과 제2 서브 워드라인 swl1이 공유하는 풀다운 트랜지스터(N3)의 게이트 입력 신호가 pxz_new로 변경되었다.Referring to FIG. 3, it can be seen that the sub wordline driver itself is the same as the conventional circuit shown in FIG. 1. However, the gate input signal of the pull-down transistor N3 shared by the first sub word line swl0 and the second sub word line swl1 is changed to pxz_new.

즉, 본 발명은 공유 풀다운 트랜지스터(N3)의 제어 신호만 변경한 것이다.That is, the present invention changes only the control signal of the shared pull-down transistor N3.

새로운 공유 풀다운 트랜지스터(N3)의 제어 신호는 서브 워드라인 선택신호 px와 지연기(30)를 통해 지연된 신호(ND1)를 입력으로 하는 낸드 게이트(G1)와, 낸드 게이트(G1)의 출력(ND2)을 반전시키는 인버터(G2)로 구성된 펄스 발생기의 출력신호이다. 한편, 지연기(30)는 직렬 연결된 짝수 개의 인버터나, 저항, 축전기 등을 사용하여 구현할 수 있다.The control signal of the new shared pull-down transistor N3 is the NAND gate G1 which inputs the delayed signal ND1 through the sub word line selection signal px and the delay unit 30, and the output ND2 of the NAND gate G1. Is an output signal of the pulse generator composed of an inverter G2. On the other hand, the delay unit 30 can be implemented using an even number of inverters, resistors, capacitors, etc. connected in series.

도 4를 참조하면, 제어 신호 pxz_new는 종래의 부 서브 워드라인 선택신호 pxz의 디스에이블되는 시점을 지연기(30)의 지연시간만큼 지연시킨 신호임을 알 수 있다.Referring to FIG. 4, it can be seen that the control signal pxz_new is a signal obtained by delaying the time point at which the conventional sub word line selection signal pxz is disabled by the delay time of the delay unit 30.

따라서, 지연기(30)의 지연시간을 서브 워드라인 선택신호 px, pxz가 디스에이블되는 시점으로부터 제1 메인 워드라인 액티브신호 mwlz0이 디스에이블되는 시점까지 걸리는 시간보다 길게 설정하면 제1 워드라인 선택신호 mwlz0이 제어 신호 pxz_new보다 먼저 디스에이블되므로 고전압(Vpp) 레벨로 충전되있던 제1 서브 워드라인 swl0의 전하가 풀다운 NMOS(N1)를 통해 먼저 빠지고 뒤이어 디스에이블된 제어 신호 pxz_new에 의해 여분의 전하가 빠지게 되므로 액티브되지 않은 제2 서브 워드라인 swll에의 전하 유입에 의해 유기되는 노이즈를 최소화할 수 있다.Therefore, when the delay time of the delay unit 30 is set longer than the time taken from the time when the sub word line selection signals px and pxz are disabled to the time when the first main word line active signal mwlz0 is disabled, the first word line selection is performed. Since the signal mwlz0 is disabled before the control signal pxz_new, the charge of the first sub word line swl0, which has been charged to the high voltage (Vpp) level, is first lost through the pull-down NMOS (N1), followed by the extra charge by the disabled control signal pxz_new. Because of this, the noise induced by the inflow of charge to the second sub word line swll which is not active can be minimized.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

전술한 본 발명은 서브 워드라인 구동시 인접 서브 워드라인끼리 플로팅 방지용 풀다운 트랜지스터를 공유하는 경우에 있어서, 인접 서브 워드라인에 의한 노이즈 발생을 최소화할 수 있으며, 이로 인하여 안정된 서브 워드라인 구동 특성을확보할 수 있다.The present invention described above can minimize noise generation by adjacent sub word lines when adjacent sub word lines share a floating prevention pull-down transistor when driving sub word lines, thereby securing stable sub word line driving characteristics. can do.

Claims (2)

소정의 메인 워드라인 액티브신호에 제어 받아 인접한 제1 및 제2 서브 워드라인을 구동하기 위한 제1 및 제2 서브 워드라인 드라이버와, 상기 제1 및 제2 서브 워드라인에 공통으로 접속된 서브 워드라인 플로팅 방지용 풀다운 트랜지스터를 구비하는 반도체 메모리 소자에 있어서,First and second sub word line drivers for driving adjacent first and second sub word lines under control of a predetermined main word line active signal, and sub words commonly connected to the first and second sub word lines. A semiconductor memory device comprising a pull-down transistor for preventing line floating, 상기 풀다운 트랜지스터의 게이트 제어 신호로, 상기 메인 워드라인 액티브신호보다 일찍 인에이블되고 상기 메인 워드라인 액티브신호보다 늦게 디스에이블되는 신호를 사용하여,Using a gate control signal of the pull-down transistor, the signal being enabled earlier than the main word line active signal and disabled later than the main word line active signal, 프리차지시, 우선적으로 상기 메인 워드라인 신호에 응답하여 액티브된 상기 제1 서브 워드라인에 충전된 전하를 상기 제1 서브 워드라인 드라이버를 통해 방전시키고, 그 나머지 전하를 상기 게이트 제어 신호에 응답하여 상기 제2 서브 워드라인 드라이버를 통해 방전시키는 것을 특징으로 하는 반도체 메모리 소자.During precharging, the charge charged in the first sub word line activated in response to the main word line signal is first discharged through the first sub word line driver, and the remaining charge is responsive to the gate control signal. And discharge through the second sub word line driver. 제1항에 있어서,The method of claim 1, 상기 제어 신호가,The control signal, 부 서브 워드라인 선택신호(pxz)와 그의 지연 신호를 입력으로 하는 낸드 게이트와, 상기 낸드 게이트의 입력을 반전시키는 인버터를 구비하는 펄스 발생기의 출력 신호인 것을 특징으로 하는 반도체 메모리 소자.And a NAND gate for inputting a sub-sub word line selection signal (pxz), a delay signal thereof, and an inverter for inverting the input of the NAND gate.
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