KR20010053687A - Rimm system with phase locked loof - Google Patents

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KR20010053687A
KR20010053687A KR1019990054154A KR19990054154A KR20010053687A KR 20010053687 A KR20010053687 A KR 20010053687A KR 1019990054154 A KR1019990054154 A KR 1019990054154A KR 19990054154 A KR19990054154 A KR 19990054154A KR 20010053687 A KR20010053687 A KR 20010053687A
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박종섭
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Abstract

PURPOSE: A RIMM(Rambus Inline Memory Module) apparatus embedded with a PLL(Phase Locked Loop) is provided to increase a memory recognition capacity by reinforcing a clock signal attenuation using the PLL. CONSTITUTION: The RIMM apparatus comprises a plurality of Rambus DRAM(RDRAM1-RDRAMN:D1-DN), and a phase locked loop(35) is located between random Rambus DRAMs. The PLL is located between a clock(RCTM/N,LCTM/N) to master from a clock generator and a clock(LCFM/N,RCFM/N) from master to the clock generator. And, a left paddle(36) and a right paddle(37) output data and a clock signal and a control signal to the plurality of Rambus DRAM. And there are data signals(LDQA,LDQB, RDQA,RDQB) and row bus(LROW,RROW) signals and column bus(LCOL,RCOL) signals and clock signals(clock to master, clock from master) and a series of clock input signals(LSCK,RSCK) and a series of commands(LCMD,RCMD) applied from a control register and a logic reference threshold voltage(Vref) and a series of input signals(Sin) inputted from the first Rambus DRAM(D1) to the Nth Rambus DRAM(DN) and an output signal(Sout) from the Nth Rambus DRAM between two paddles.

Description

위상동기루프를 내장한 림(ＲＩＭＭ) 장치{RIMM SYSTEM WITH PHASE LOCKED LOOF}Rim system with phase-locked loop {RIMM SYSTEM WITH PHASE LOCKED LOOF}

본 발명은 림 메모리에 대한 것으로, 특히 위상동기루프(Phase Locked Loop:PLL)를 내장한 림(Rambus Inline Memory Module:RIMM) 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a rim memory, and more particularly to a rim (Rambus Inline Memory Module (RIMM)) device incorporating a phase locked loop (PLL).

첨부 도면을 참조하여 종래 림(RIMM) 장치에 대하여 설명하면 다음과 같다.Referring to the accompanying drawings, a conventional rim (RIMM) device will be described.

도 1은 종래의 림(RIMM) 장치를 구비한 마더보드의 구성도이고, 도 2는 종래 림(RIMM)의 블록 구성도이다.1 is a block diagram of a motherboard having a conventional rim (RIMM) device, Figure 2 is a block diagram of a conventional rim (RIMM).

그리고 도 3의 (a)는 도 2와 같은 구성의 림을 통한 신호감쇠를 나타낸 파형도이고, 도 3의 (b)는 종래 림(RIMM)의 용량에 따른 신호감쇠비를 나타낸 도표이다.And (a) of Figure 3 is a waveform diagram showing the signal attenuation through the rim of the configuration as shown in Figure 2, Figure 3 (b) is a chart showing the signal attenuation ratio according to the capacity of the conventional rim (RIMM).

종래 림(RIMM) 장치는 도 2에 도시한 바와 같이 램버스 디램(RDRAM1∼RDRAMN:D1∼DN)이 복수개 구성되어 있고, 복수개의 램버스 디램으로 데이터나 클럭신호나 제어신호를 출력하기 위한 두개의 패들(좌측 패들(Left Paddle)(10), 우측 패들(Right Paddle)(11))이 있고, 이 두 개의 패들에서는 데이터신호(LDQA,LDQB와 RDQA,RDQB)와, 로우(Row) 버스(LROW,RROW)신호와, 칼럼 버스(LCOL,RCOL)신호와, 클럭신호(Clock to Master, Clock from Master)와, 일련의 클럭입력신호(LSCK, RSCK)와, 컨트롤 레지스트로부터 인가된 일련의 명령어(LCMD,RCMD)와, 로직 기준 문턱전압(Vref)과, 제 1 램버스디램(D1)으로부터 제 N 램버스 디램(DN)으로 입력되는 일련의 입력신호(Sin)와, 상기 제 N 램버스 디램(DN)으로 출력되는 출력신호(Sout)가 있다.As shown in FIG. 2, a conventional RIM device includes a plurality of Rambus DRAMs RDRAM1 to RDRAMN D1 to DN, and two paddles for outputting data, clock signals, or control signals to a plurality of Rambus DRAMs. (Left Paddle 10, Right Paddle 11), and in these two paddles, data signals LDQA, LDQB and RDQA, RDQB, and Low Bus LROW, RROW signal, column bus (LCOL, RCOL) signal, clock signal (Clock to Master, Clock from Master), a series of clock input signals (LSCK, RSCK), and a series of instructions (LCMD) applied from the control register RCMD, a logic reference threshold voltage Vref, a series of input signals Sin input from the first Rambus DRAM D1 to the Nth Rambus DRAM DN, and the Nth Rambus DRAM DN. There is an output signal Sout output.

상기와 같은 구성을 갖는 종래 림 장치를 구동시키기 위한 마더보드는 도 1에 도시한 바와 같이 복수개의 램버스 디램(RDRAMs)으로 구성된 림(2)과, 상기 림(2)내의 각 램버스 디램(RDRAM)에 클럭신호를 입력시키기 위한 클럭 제너레이터(3)와, 데이터를 리드(Read) 또는 라이트(Write)시에 클럭 제너레이터(3)에서 발생한 클럭신호를 통하여 단품(램버스 디램)의 위치를 설정한 후에 제어 명령을 보내어 해당하는 단품에 데이터를 리드 또는 라이트하는 마스터(1)와, 상기 림(2)에서 분류된 신호의 반사를 방지하기 위한 신호 반사 방지부(4)와, 기준전압(Vref)인가단을 구비하여 구성된다.As shown in FIG. 1, a motherboard for driving a conventional rim device having the above configuration includes a rim 2 composed of a plurality of Rambus DRAMs (RDRAMs) and each Rambus DRAM (RDRAM) in the rim 2. After setting the position of the unit (rambus DRAM) through the clock generator 3 for inputting the clock signal to the clock signal and the clock signal generated by the clock generator 3 at the time of reading or writing the data, control is performed. A master 1 for reading or reading data to a corresponding unit by sending a command, a signal reflection preventing unit 4 for preventing reflection of a signal classified in the rim 2, and applying a reference voltage Vref It is configured to include.

상기에서 신호 반사 방지부(4)는 마스터(1)로부터 림(2)으로 입력된 신호를 림(2)에서 데이터 신호와 컨트롤신호와 클럭신호의 3가지로 분리한 후에 상기 분류된 신호의 반사를 방지하는 역할을 하는 것이다.The signal reflection prevention unit 4 separates the signal input from the master 1 to the rim 2 into three types of data signals, control signals and clock signals on the rim 2, and then reflects the classified signals. It is to prevent the role.

다음에 림(2)에 처음 입력되는 클럭신호의 크기(Vin)와 처음 입력되는 클럭신호의 감쇠(Attenuation)된 크기(Va)는 도 3의 (a)에 도시한 바와 같이 처음에는 입력된 클럭신호의 크기에서 감쇠됨이 없이 클럭신호를 출력하다가 시간이 지남에 따라서 입력되는 클럭신호의 크기에 비해서 클럭신호의 크기가 'Va'만큼 줄어든다.Next, the magnitude of the clock signal Vin first inputted to the rim 2 and the attenuated magnitude Va of the clock signal inputted first are shown in FIG. 3A. While the clock signal is output without being attenuated in the magnitude of the signal, the magnitude of the clock signal decreases by 'Va' as compared with the magnitude of the input clock signal over time.

상기에서 Vin과 Va의 비를 클럭신호의 감쇠비(Vin/Va)라고 한다.The ratio of Vin and Va is referred to as attenuation ratio Vin / Va of the clock signal.

그리고 림(RIMM)의 용량에 따른 클럭신호의 감쇠비(Va/Vin)는 도 3의 (b)에 나타낸 바와 같이 림(2)이 각각 4개, 8개 16개의 소자(Device)(램버스 디램)로 구성되어 있을 때, 각 용량에 따른 클럭신호의 감쇠비를 백분율(%)로 나타내면 각각 12%, 16%, 25%로써, 림의 용량이 커지면 커질수록 클럭신호가 감쇠되는 비율이 더커진다.As shown in (b) of FIG. 3, the attenuation ratio Va / Vin of the clock signal according to the capacity of the rim RIM is four rims 2 and eight 16 devices (rambus DRAM). When the attenuation ratio of the clock signal according to each capacity is expressed as a percentage (%), respectively, it is 12%, 16%, and 25%, respectively, and as the capacity of the rim increases, the rate of attenuation of the clock signal increases.

상기와 같은 종래 림 장치는 다음과 같은 문제가 있다.The conventional rim device as described above has the following problems.

첫째, 림내의 램버스 디램에 입력되는 클럭신호가 시간이 지남에 따라서 감쇠되어서 정확하게 데이터를 리드/라이트 하기가 어렵다.First, the clock signal input to the Rambus DRAM in the rim is attenuated over time, making it difficult to read / write data accurately.

둘째, 림의 용량이 증가함에 따라서 클럭신호가 감쇠되는 비가 더 커지게 되므로 림내에 리드/라이트 하기 위한 램버스 디램의 개수에 한계가 있다.Second, as the capacity of the rim increases, the ratio of the clock signal attenuation becomes larger, so there is a limit to the number of Rambus DRAMs to read / write in the rim.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 위상 동기 루프(Phase Locked Loop:PLL)를 사용하여 클럭신호 감쇠를 보강함으로써 메모리 인식 용량을 증가시킬 수 있는 위상동기루프를 내장한 림(RIMM) 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. In particular, a rim having a phase locked loop capable of increasing memory recognition capacity by reinforcing clock signal attenuation using a phase locked loop (PLL) can be used. (RIMM) The purpose is to provide a device.

도 1은 종래의 림(RIMM) 장치를 구비한 마더보드의 구성도1 is a block diagram of a motherboard having a conventional rim (RIMM) device

도 2는 종래 림(RIMM)의 블록 구성도2 is a block diagram of a conventional rim (RIMM)

도 3의 (a)는 도 2와 같은 구성의 림을 통한 신호감쇠를 나타낸 파형도Figure 3 (a) is a waveform diagram showing the signal attenuation through the rim of the configuration as shown in FIG.

도 3의 (b)는 종래 림(RIMM)의 용량에 따른 신호감쇠를 나타낸 도표Figure 3 (b) is a diagram showing the signal attenuation according to the capacity of the conventional rim (RIMM)

도 4는 본 발명의 실시예에 따른 위상동기루프를 내장한 림(RIMM) 장치를 구비한 마더보드의 구성도Figure 4 is a block diagram of a motherboard having a rim (RIMM) device with a phase synchronization loop according to an embodiment of the present invention

도 5는 본 발명 위상동기루프를 내장한 림(RIMM) 장치의 구성도5 is a configuration diagram of a rim (RIMM) device incorporating the present invention phase synchronization loop

도 6은 도 5의 'A'부분의 상세 구성도6 is a detailed configuration diagram of portion 'A' of FIG.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

31 : 마스터 32 : 림(RIMM)31: Master 32: Rim

33 : 클럭 제너레이터 34 : 신호 반사방지부33: clock generator 34: signal reflection prevention part

35 : 위상동기루프 36 : 좌측 패들35 phase locked loop 36 left paddle

37 : 우측 패들 38a∼38d : 제 1 내지 제 4 버퍼37: right paddle 38a-38d: first to fourth buffers

39 : 비교출력부39: comparison output

상기와 같은 목적을 달성하기 위한 본 발명 위상동기루프를 내장한 림(RIMM) 장치는 직렬연결된 복수개의 램버스 디램들, 상기 복수개의 램버스 디램들에 인가되는 클럭신호가 시간에 따라서 감쇠하는 것을 보강하여서 상기 램버스 디램의 마지막단까지 보강된 클럭신호를 전달위해 상기 임의의 램버스 디램의 사이에 구성된 위상동기루프를 포함함을 특징으로 한다.In order to achieve the above object, a rim device having a phase-locked loop according to the present invention reinforces attenuation of a plurality of Rambus DRAMs connected in series and clock signals applied to the plurality of Rambus DRAMs over time. And a phase-locked loop configured between the arbitrary rambus DRAMs to deliver a clock signal reinforced to the last end of the rambus DRAMs.

이하, 첨부 도면을 참조하여 본 발명 위상동기루프를 내장한 림(RIMM) 장치에 대하여 설명하면 다음과 같다.Hereinafter, a rim (RIMM) device incorporating a phase-locked loop of the present invention will be described with reference to the accompanying drawings.

도 4는 본 발명의 실시예에 따른 위상동기루프를 내장한 림(RIMM) 장치를 구비한 마더보드의 구성도이고, 도 5는 본 발명 위상동기루프를 내장한 림(RIMM) 장치의 구성도이며, 도 6은 도 5의 'A'부분의 상세 구성도이다.Figure 4 is a block diagram of a motherboard having a rim (RIMM) device with a phase synchronization loop according to an embodiment of the present invention, Figure 5 is a block diagram of a rim (RIMM) device with a phase synchronization loop of the present invention 6 is a detailed configuration diagram of portion 'A' of FIG. 5.

반도체 메모리 장치는 고집적화, 고속도화 추세로 나아가고 있으며, 하이 밴드폭을 위하여 버스를 늘리거나 주파수를 높이는 방법이 사용되고 있다. 그 중 주파수를 높이는 방법의 일환으로 500MByte/second의 89대역(bandwidth)을 갖는 램버스 동적 반도체 메모리 장치(램버스 디램)가 현재까지 최고의 대역을 가지는 제품으로 사용되고 있다.BACKGROUND OF THE INVENTION Semiconductor memory devices are moving toward higher integration and higher speed, and a method of increasing a bus or increasing a frequency for high bandwidth is used. Among them, the Rambus dynamic semiconductor memory device (RAMBUS DRAM) having 89 bandwidths of 500 MByte / second has been used as a product having the highest bandwidth to date.

본 발명에서는 이와 같이 램버스 디램을 복수개 구비하고 있으며 클럭신호의 감쇠를 보강할 수 있도록 위상동기루프를 내장한 림(RIMM) 장치에 대하여 설명한다.In the present invention, a rim (RIMM) device having a plurality of rambus DRAMs and having a phase-locked loop to reinforce attenuation of a clock signal will be described.

먼저, 본 발명의 위상동기루프를 내장한 림(32) 장치는 도 4와 도 5에 도시한 바와 같이 직렬연결된 복수개의 램버스 디램(RDRAM1∼RDRAMn)과, 복수개의 직렬연결된 램버스 디램중 임의의 램버스 디램의 사이에 구성되어서 복수개의 램버스 디램에 인가되는 클럭신호가 시간에 따라서 감쇠하는 것을 보강하기 위한 위상동기루프(Phase Locked Loop:PLL)(35)로 구성되었다.First, as shown in FIGS. 4 and 5, a rim 32 device having a phase-locked loop according to the present invention includes a plurality of rambus DRAMs RDRAM1 to RDRAMn connected in series and an arbitrary rambus among a plurality of rambus DRAMs connected in series. A phase locked loop (PLL) 35 is provided between the DRAMs to reinforce the clock signals applied to the plurality of Rambus DRAMs with attenuation over time.

그리고 상기 림 장치를 구동시키기 위한 마더보드는 도 4에 도시한 바와 같이 복수개의 램버스 디램과 그 사이에 구성된 위상 동기 루프(35)로 구성된 림(32)과, 상기 림(32)내의 각 램버스 디램(RDRAM)에 클럭신호를 입력시키기 위한 클럭 제너레이터(33)와, 데이터를 리드(Read) 또는 라이트(Write)시에 클럭 제너레이터(33)에서 발생한 클럭신호를 통하여 단품(램버스 디램)의 위치를 설정한후에 제어 명령을 보내어 해당하는 단품에 데이터를 리드 또는 라이트하는 마스터(31)와, 상기 림(32)에서 분류된 신호의 반사를 방지하기 위한 신호 반사 방지부(34)와, 기준전압(Vref)인가단을 구비하여 구성된다.And as shown in FIG. 4, the motherboard for driving the rim device includes a rim 32 including a plurality of rambus DRAMs and a phase locked loop 35 interposed therebetween, and each Rambus DRAM in the rim 32. The position of a single unit (rambus DRAM) is set through a clock generator 33 for inputting a clock signal to the RDRAM and a clock signal generated by the clock generator 33 when data is read or written. The master 31 sends a control command to read or write data to a corresponding unit, a signal reflection preventing unit 34 for preventing reflection of a signal classified in the rim 32, and a reference voltage Vref. It is provided with an applying end.

상기에서 신호 반사 방지부(34)는 마스터(31)로부터 림(32)으로 입력된 신호를 림(32)에서 데이터 신호와 컨트롤신호와 클럭신호의 3가지로 분리 한 후에 상기 분류된 신호의 반사를 방지하는 역할을 하는 것이다.The signal reflection prevention unit 34 separates the signal input from the master 31 to the rim 32 into three types of data signals, control signals, and clock signals on the rim 32, and then reflects the classified signals. It is to prevent the role.

그리고 위상 동기 루프(PLL)(35)는 복수개의 램버스 디램에 사용된 감쇠된 클럭신호를 받아서 이의 위상을 보강하여서 램버스 디램의 마지막단까지 보강된 클럭신호를 전달하는 역할을 한다.The phase locked loop (PLL) 35 receives the attenuated clock signals used in the plurality of Rambus DRAMs and reinforces its phase to deliver the enhanced clock signals to the end of the Rambus DRAMs.

상기와 같은 림(RIMM)(32)은 도 5에 도시한 바와 같이 램버스 디램(RDRAM1∼RDRAMN:D1∼DN)이 복수개 구성되어 있고, 임의의 램버스 디램의 사이에 위상 동기 루프(PLL)(35)가 있다.As shown in FIG. 5, the above-described rim 32 includes a plurality of rambus DRAMs RDRAM1 to RDRAMN: D1 to DN, and a phase locked loop (PLL) 35 between arbitrary Rambus DRAMs. There is).

이때 위상 동기 루프(35)는 클럭 제너레이터(33)로부터 마스터로 인가되는 클럭(Clock to Master)(RCTM/N,LCTM/N)과, 마스터로부터 클럭 제너레이터(33)로 인가되어 들어 온 클럭(Clock from Master)(LCFM/N,RCFM/N)신호의 사이에 위치한다.At this time, the phase locked loop 35 includes a clock applied to the master from the clock generator 33 (RCTM / N, LCTM / N), and a clock applied to the clock generator 33 from the master. from Master) (LCFM / N, RCFM / N) signals.

그리고 복수개의 램버스 디램으로 데이터와 클럭신호와 제어신호를 출력하기 위한 두개의 패들(좌측 패들(Left Paddle)(36), 우측 패들(Right Paddle)(37))이 있고, 각 두 개의 패들에서는 데이터신호(LDQA,LDQB와 RDQA,RDQB)와, 로우(Row) 버스(LROW,RROW)신호와, 칼럼 버스(LCOL,RCOL)신호와, 클럭신호(Clock to Master, Clock from Master)와, 일련의 클럭입력신호(LSCK, RSCK)와, 컨트롤 레지스트로부터 인가된 일련의 명령어(LCMD,RCMD)와, 로직 기준 문턱전압(Vref)과, 제 1 램버스디램(D1)으로부터 제 N 램버스 디램(DN)으로 입력되는 일련의 입력신호(Sin)와, 상기 제 N 램버스 디램(DN)으로 출력되는 출력신호(Sout)가 있다.In addition, there are two paddles (left paddle 36 and right paddle 37) for outputting data, clock signals, and control signals to a plurality of rambus DRAMs. Signals (LDQA, LDQB and RDQA, RDQB), low bus (LROW, RROW) signals, column bus (LCOL, RCOL) signals, clock signals (Clock to Master, Clock from Master), Clock input signals LSCK and RSCK, a series of instructions LCMD and RCMD applied from the control resist, a logic reference threshold voltage Vref, and a first rambus DRAM D1 to an Nth rambus DRAM DN. There is a series of input signals Sin input and an output signal Sout output to the N-th Rambus DRAM DN.

그리고 위상 동기 루프(35)를 통하여 클럭신호를 출력하는 구성도는 도 6에 도시한 바와 같이 우측패들 또는 좌측패들로부터 발생되는 클럭신호(RCTM/N, LCFM/N)를 인가하기 위한 클럭신호 인가단(CLK)과 피드백 신호를 인가하기 위한 피드백 신호 인가단(FBIN)으로부터 신호를 입력받아서 지연된 클럭신호를 동기시키기 위한 위상동기루프(35)와, 전원전압(AVcc)을 선택적 신호로 받아 위상동기루프(35)를 통해 출력된 신호와 상기 클럭신호 인가단을 통해 입력된 클럭신호를 비교 출력하는 비교출력기(39)와, 상기 비교출력기(39)의 비교결과 위상동기루프(35)를 통해 출력된 클럭신호가 클럭신호 인가단(CLK)으로 입력된 신호와 같으면 클럭신호(CLK)를 받아서 좌측이나 우측패들의 클럭신호단(LCTM/N이나 RCFM/N)으로 출력시키는 클럭출력단(CLKOUT)과, 상기 비교출력기(39)의 비교결과 위상동기루프(35)를 통해서 출력된 클럭신호가 클럭신호 인가단(CLK)으로부터 입력된 클럭신호와 다르면(크거나 작으면) 다시 피드백 신호인가단(FBIN)으로 신호를 피드백 시키는 피드백 신호출력단(FBOUT)으로 구성된다.In addition, as shown in FIG. 6, a clock for applying a clock signal (RCTM / N, LCFM / N) generated from a right paddle or a left paddle is illustrated in FIG. 6. Receives a signal from the signal applying terminal CLK and the feedback signal applying terminal FBIN for applying the feedback signal, and receives the phase synchronizing loop 35 for synchronizing the delayed clock signal and the power supply voltage AVcc as an optional signal. The comparison output unit 39 for comparing and outputting the signal output through the phase synchronization loop 35 and the clock signal input through the clock signal applying stage, and the phase synchronization loop 35 of the comparison result of the comparison output unit 39. If the clock signal outputted through the same signal as the clock signal input terminal CLK, the clock output terminal CLKOUT receives the clock signal CLK and outputs the clock signal terminal LCLC / N or RCFM / N of the left or right paddle. ) And the comparison output unit 39 When the clock signal outputted through the phase synchronization loop 35 is different from the clock signal inputted from the clock signal applying terminal CLK (large or small), the feedback is fed back to the feedback signal applying terminal FBIN. It consists of signal output terminal (FBOUT).

이때 클럭신호 인가단(CLK)과 위상동기루프(35)의 사이와, 피드백 신호인가단(FBIN)과 위상동기루프(35)의 사이에 각각 버퍼(38a,38b)가 있고, 상기 비교출력기(39)와 클럭출력단(CLKOUT)의 사이 및 상기 비교출력기(39)와 피드백 출력단(FBOUT)의 사이에 각각 버퍼(38c,38d)가 구비되어 있다.At this time, buffers 38a and 38b are provided between the clock signal applying terminal CLK and the phase synchronizing loop 35 and between the feedback signal applying terminal FBIN and the phase synchronizing loop 35, respectively. The buffers 38c and 38d are provided between the 39 and the clock output terminal CLKOUT and between the comparison output unit 39 and the feedback output terminal FBOUT, respectively.

그리고 위상동기루프(35)로 입력되는 클럭신호는 RCTM과 RCTN과, LCFM, LCFN의 4개가 있고, 위상동기루프(35)를 통하여 출력되는 클럭신호도 상기 입력되는 클럭신호에 각각 대응되는 LCTM과 LCTN과 RCFM과 RCFN의 4개가 있으므로 상기에 램버스 디램 사이에는 상기와 같은 구성을 갖는 위상동기루프(35)가 4개 필요하다.In addition, there are four clock signals input to the phase-locked loop 35, RCTM, RCTN, LCFM, and LCFN. The clock signals outputted through the phase-locked loop 35 also correspond to LCTM corresponding to the clock signal. Since there are four LCTN, RCFM and RCFN, four phase synchronizing loops 35 having the above-described configuration are required between the Rambus DRAMs.

그리고 마스터(31)에서 데이터를 리드(read) 또는 라이트(write)할 때 클럭 제너레이터(33)에서 발생한 클럭신호를 검출하여서 단품(리드와 라이트할 램버스 디램)의 위치를 설정한다.When the master 31 reads or writes data, the clock signal generated by the clock generator 33 is detected to set the position of a single product (the Rambus DRAM to be read and written).

이후에 마스터(31)에서 컨트롤 명령어를 보내어 설정된 단품에 데이터를 리드 또는 라이트한다.After that, a control command is sent from the master 31 to read or write data to the set unit.

이때 다수개의 램버스 디램을 통과하면서 클럭신호는 처음 클럭 제너레이터(33)로부터 출력된 클럭신호보다 감쇠하게 되어 원하는 단품(램버스 디램)에 정확하게 데이터를 리드 또는 라이트 하기가 어려워지는데, 이와 같이 클럭신호가 감쇠되는 것을 도 6에 도시한 위상동기루프(35)를 통하여 보강해 주므로써 단품의 마지막단까지 보강된 신호를 전달하여 정확하게 원하는 단품에 데이터를 리드 또는 라이트한다.At this time, the clock signal is attenuated by the clock signal output from the first clock generator 33 while passing through a plurality of Rambus DRAMs, making it difficult to accurately read or write data to a desired unit (rambus DRAM). Thus, the clock signal is attenuated. By reinforcing through the phase synchronizing loop 35 shown in FIG. 6, the reinforcement signal is transmitted to the last stage of the unit, and data is read or written to the desired unit.

상기와 같은 본 발명 위상동기루프를 내장한 림(RIMM) 장치는 다음과 같은 효과가 있다.As described above, a rim (RIMM) device incorporating the phase-lock loop of the present invention has the following effects.

첫째, 림(RIMM)내의 임의의 램버스 디램 사이에 위상동기루프를 구비하여 클럭신호가 감쇠되는 것을 보강해 주므로써 마지막 램버스 디램까지 보강된 클럭신호를 전달시킬 수 있으므로, 정확하게 원하는 부분에 데이터를 리드/라이트 할 수 있다.First, a phase-locked loop is provided between arbitrary Rambus DRAMs in the rim to reinforce the attenuation of the clock signal so that the clock signal is reinforced up to the last Rambus DRAM. Can / light

둘째, 위상동기루프를 통하여 클럭신호의 감쇠를 보강할 수 있으므로, 림(RIMM)내에 단품의 개수가 많아져도 정확하게 데이터를 리드/라이트 할 수 있으므로, 림(RIMM)내에 단품의 개수를 늘려서 인식용량을 확장시킬 수 있다.Second, since the attenuation of the clock signal can be reinforced through the phase synchronization loop, data can be read / written correctly even if the number of components in the rim increases, so that the number of components in the rim increases the recognition capacity. Can be extended.

Claims (4)

직렬연결된 복수개의 램버스 디램들,A plurality of rambus DRAMs connected in series, 상기 복수개의 램버스 디램들에 인가되는 클럭신호가 시간에 따라서 감쇠하는 것을 보강하여서 상기 램버스 디램의 마지막단까지 보강된 클럭신호를 전달위해 상기 임의의 램버스 디램의 사이에 구성된 위상동기루프를 포함함을 특징으로 하는 위상동기루프를 내장한 림 장치.And a phase-locked loop configured between the random rambus DRAMs so as to reinforce the clock signal applied to the plurality of rambus DRAMs to attenuate with time, to deliver the clock signal reinforced to the last end of the rambus DRAMs. Rim device with built-in phase synchronization loop. 제 1 항에 있어서, 상기 림 장치를 구동시키기 위해서 상기 복수개의 램버스 디램에 인가될 클럭신호를 발생시키는 클럭 제너레이터와,The clock generator of claim 1, further comprising: a clock generator for generating clock signals to be applied to the plurality of Rambus DRAMs for driving the rim device; 상기 클럭 제너레이터에서 발생한 클럭신호를 통하여 상기 램버스 디램의 위치를 설정하고 설정된 상기 램버스 디램에 데이터를 리드 또는 라이트하기 위한 제어신호를 출력하는 마스터와,A master for setting a position of the Rambus DRAM through a clock signal generated by the clock generator and outputting a control signal for reading or writing data to the set Rambus DRAM; 상기 림 장치로 부터 출력된 신호의 반사를 방지하기 위한 신호반사 방지부와,A signal reflection prevention unit for preventing reflection of a signal output from the rim device; 상기 복수개의 램버스 디램에 기준전압을 인가하는 기준전압 인가부를 포함하여 구성됨을 특징으로 하는 위상동기루프를 내장한 림 장치.And a reference voltage application unit configured to apply a reference voltage to the plurality of Rambus DRAMs. 제 1 항에 있어서,The method of claim 1, 상기 램버스 디램으로 보강된 클럭신호를 출력하기 위한 구성은The configuration for outputting the clock signal reinforced by the Rambus DRAM 상기 클럭 제너레이터로 부터 상기 마스터로 인가될 제 1, 제 2 클럭신호 상기 마스터로 부터 상기 클럭 제너레이터로 인가될 제 3, 제 4 클럭신호를 발생하는 클럭신호 입력단과,First and second clock signals to be applied from the clock generator to the master; a clock signal input terminal for generating third and fourth clock signals to be applied from the master to the clock generator; 클럭신호 인가단으로 부터 출력된 클럭신호와 피드백 신호 인가단으로 부터 출력되는 피드백 입력신호를 각각 입력받아서 지연된 클럭신호를 동기시키는 위상동기루프와,A phase synchronizing loop for synchronizing the delayed clock signal by receiving the clock signal output from the clock signal applying stage and the feedback input signal output from the feedback signal applying stage, respectively; 상기 클럭신호 인가단으로 부터 출력된 클럭신호와 상기 위상동기루프를 통하여 출력된 클럭신호를 비교해서 클럭신호 출력단이나 피드백 신호 출력단으로 클럭신호를 출력하는 비교출력기를 포함함을 특징으로 하는 위상동기루프를 내장한 림 장치.A phase synchronizing loop for comparing a clock signal output from the clock signal applying terminal with a clock signal output through the phase synchronizing loop and outputting a clock signal to a clock signal output terminal or a feedback signal output terminal; Built-in rim device. 제 3 항에 있어서, 상기 클럭신호 인가단과 상기 위상동기루프의 사이 및 상기 피드백 신호 인가단과 상기 위상동기루프의 사이에 각각 구성된 제 1, 제 2 버퍼와,4. The apparatus of claim 3, further comprising: first and second buffers respectively configured between the clock signal applying end and the phase synchronizing loop and between the feedback signal applying end and the phase synchronizing loop; 상기 비교 출력기의 출력단과 상기 클럭신호 출력단 사이 및 상기 비교출력기의 출력단과 상기 피드백 신호 출력단의 사이에 각각 구성된 제 3, 제 4 버퍼를 더 구비함을 특징으로 하는 위상동기루프를 내장한 림 장치.And a third and fourth buffers configured between the output terminal of the comparison output unit and the clock signal output terminal, and between the output terminal of the comparison output unit and the feedback signal output terminal, respectively.
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