KR20010047195A - Control Circuit of Fuse Information having Reduced Circuit Size - Google Patents
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Abstract
Description
본 발명은 퓨즈 정보 제어 회로에 관한 것으로서, 특히, 회로 면적을 줄일 수 있는 퓨즈 정보 제어 회로에 관한 것이다.The present invention relates to a fuse information control circuit, and more particularly, to a fuse information control circuit that can reduce the circuit area.
일반적으로, 회로 설계 시에 결과를 예측하기 어려운 경우에는, 퓨즈 (FUSE)를 사용하여 공정이 완료된 반도체 장치의 회로 구조를 변경하는 방법이 널리 사용된다. 또한, 레지스터를 이용하여 회로 구조를 제어하는 방법도 일반적인 방식 중 하나라고 할 수 있다. 그러나, 퓨즈를 사용하는 경우에는 한번 퓨즈를 끊게 되면, 이전 상태로 되돌릴 수 없다는 단점이 있다. 또한, 레지스터를 사용하는 경우에는 회로 구조를 변경하는 것이 용이하지만, 소자를 동작시킬 때마다 레지스터에 필요한 정보를 미리 입력해야 한다는 번거로움이 있다. 따라서, 도 1에 도시된 바와 같이, 필요한 경우에만 레지스터 동작이 가능하도록 하는 방법을 사용함으로써 상기 두 방법의 단점이 보완될 수 있다.In general, when it is difficult to predict the result at the time of circuit design, a method of changing the circuit structure of the semiconductor device in which the process is completed by using a fuse (FUSE) is widely used. In addition, a method of controlling a circuit structure using a register can be said to be one of general methods. However, in the case of using a fuse, once the fuse is blown, there is a disadvantage that it cannot be returned to its previous state. In addition, in the case of using a register, it is easy to change the circuit structure, but it is troublesome to input information necessary for the register in advance every time the device is operated. Thus, as shown in FIG. 1, the disadvantages of the above two methods can be compensated for by using a method that enables register operation only when necessary.
도 1은 종래의 퓨즈 정보 제어 회로를 설명하기 위한 블럭도로서, 퓨즈 셀0(10a)~ 퓨즈 셀 n(10n)을 포함하는 퓨즈 셀 어레이로 구현된다.FIG. 1 is a block diagram illustrating a conventional fuse information control circuit, and is implemented as a fuse cell array including fuse cells 0 10a to 10 n.
도 1에 도시된 각각의 퓨즈 셀(10a~10n)은 퓨즈 정보 활성화 신호(VCCHB)와, 외부의 각 레지스터0~레지스터n(미도시)에서 인가되는 레지스터 값(Reg_0~Reg_n) 및 선택 제어 신호(Mux_ctrl)를 입력하고, 상기 선택 제어 신호(Mux_ctrl)에 응답하여 퓨즈 정보 또는 퓨즈 레지스터 정보를 선택적으로 출력한다.Each fuse cell 10a to 10n illustrated in FIG. 1 includes a fuse information activation signal VCCHB, a register value Reg_0 to Reg_n, and a selection control signal applied from external registers 0 to n. Inputs mux_ctrl and selectively outputs fuse information or fuse register information in response to the selection control signal Mux_ctrl.
도 2는 도 1에 도시된 퓨즈 정보 제어 회로의 각 퓨즈 셀(10a~10n)을 설명하기 위한 회로도로서, PMOS트랜지스터(MP21), 퓨즈(F20), NMOS트랜지스터 (MN21), 래치(23), 인버터(24), 멀티플렉서(26) 및 인버터(28)를 포함한다. 여기에서, 도 1의 각 퓨즈 셀들은 도 2에 도시된 회로와 동일한 구조를 갖는다.FIG. 2 is a circuit diagram illustrating each of the fuse cells 10a to 10n of the fuse information control circuit shown in FIG. 1 and includes a PMOS transistor MP21, a fuse F20, an NMOS transistor MN21, a latch 23, An inverter 24, a multiplexer 26 and an inverter 28 are included. Here, each fuse cell of FIG. 1 has the same structure as the circuit shown in FIG.
즉, 도 2의 회로는 퓨즈가 끊어졌는지의 여부를 판단하기 위한 회로로서, 제1노드(N1)의 전압 즉 퓨즈 정보는 퓨즈(F20)가 끊어진 상태에서 로우 레벨이 되고, 끊어지지 않은 경우에는 하이 레벨이 된다. 또한, 도 2의 회로는 퓨즈가 끊어진 경우이거나, 끊어지지 않은 경우에 대해서 출력 신호(Fout)의 상태를 임의로 조절할 수 있도록 하기 위해, 별도의 선택 제어 신호(Mux_ctrl)를 이용하여 퓨즈 정보 또는 퓨즈 레지스터 정보를 선택한다. 이를 위해, 각각의 퓨즈 셀에는 선택 제어 신호(Mux_ctrl)가 공급되어야 한다.That is, the circuit of FIG. 2 is a circuit for determining whether the fuse is blown, and the voltage of the first node N1, that is, the fuse information, becomes a low level when the fuse F20 is blown. High level. In addition, the circuit of FIG. 2 uses a separate selection control signal Mux_ctrl in order to arbitrarily adjust the state of the output signal Fout when the fuse is blown or not blown. Select the information. To this end, each fuse cell must be supplied with a selection control signal Mux_ctrl.
이와 같이, 종래의 퓨즈 정보 제어 회로는, 선택 제어 신호(Mux_ctrl)를 받아들이기 위해서 각각의 퓨즈 셀에 배선(WIRING)이 이루어져야 하기 때문에, 회로 면적에 있어서 많은 공간이 요구된다는 문제점이 있다.As described above, the conventional fuse information control circuit requires a wiring WIRING in each fuse cell in order to receive the selection control signal Mux_ctrl, which requires a large amount of space in the circuit area.
본 발명이 이루고자하는 기술적 과제는, 퓨즈 정보 또는 레지스터 정보 선택을 위한 배선에 요구되는 공간을 줄일 수 있는 퓨즈 정보 제어 회로를 제공하는데 있다.An object of the present invention is to provide a fuse information control circuit that can reduce the space required for wiring for selecting fuse information or register information.
도 1은 종래의 퓨즈 정보 제어 회로를 설명하기 위한 블럭도이다.1 is a block diagram illustrating a conventional fuse information control circuit.
도 2는 도 1에 도시된 회로의 퓨즈 셀을 설명하기 위한 회로도이다.FIG. 2 is a circuit diagram illustrating a fuse cell of the circuit illustrated in FIG. 1.
도 3은 본 발명의 실시예에 따른 회로 면적을 줄일 수 있는 퓨즈 정보 제어회로를 설명하기 위한 블럭도이다.3 is a block diagram illustrating a fuse information control circuit capable of reducing a circuit area according to an exemplary embodiment of the present invention.
도 4는 도 3에 도시된 회로의 퓨즈 입력 신호 선택부를 나타내는 상세한 회로도이다.4 is a detailed circuit diagram illustrating a fuse input signal selector of the circuit of FIG. 3.
도 5는 도 4에 도시된 회로에서 퓨즈 정보 활성화 신호와 전원 전압과의 관계를 설명하기 위한 도면이다.FIG. 5 is a diagram for describing a relationship between a fuse information activation signal and a power supply voltage in the circuit shown in FIG. 4.
도 6은 도 3에 도시된 회로의 퓨즈 셀을 나타내는 상세한 회로도이다.FIG. 6 is a detailed circuit diagram illustrating a fuse cell of the circuit illustrated in FIG. 3.
상기 과제를 이루기위해, 본 발명에 따른 회로 면적을 줄일 수 있는 퓨즈 정보 제어 회로는, 외부에서 인가되는 퓨즈 정보 활성화 신호(VCCHB)의 상태에 따라서, 퓨즈 정보 활성화 신호를 선택하여 퓨즈 정보 제어 신호(VCCHBi)로서 출력하거나, 소정의 퓨즈 디스에이블 신호를 선택하여 퓨즈 정보 제어 신호(VCCHBi)로서 출력하는 퓨즈 입력 신호 선택부 및 퓨즈 입력 신호 선택부에서 출력되는 퓨즈 정보 제어 신호에 응답하여 퓨즈 정보 또는 퓨즈 레지스터 정보를 출력 신호로서 생성하는 다수의 퓨즈 셀로 구성되는 퓨즈 셀 어레이로 구성되는 것이 바람직하다.In order to achieve the above object, the fuse information control circuit can reduce the circuit area according to the present invention, according to the state of the fuse information activation signal (VCCHB) applied from the outside, select the fuse information activation signal (the fuse information control signal ( Fuse information or fuse in response to a fuse input control signal output from the fuse input signal selector and a fuse input signal selector which output as VCCHBi or select a predetermined fuse disable signal and output as a fuse information control signal VCCHBi. It is preferable that the fuse cell array is composed of a plurality of fuse cells that generate register information as an output signal.
이하, 본 발명에 따른 회로 면적을 줄일 수 있는 퓨즈 정보 제어 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.Hereinafter, a fuse information control circuit capable of reducing a circuit area according to the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 의한 회로 면적을 줄일 수 있는 퓨즈 정보 제어 회로를 나타내는 블럭도로서, 퓨즈 셀0~퓨즈 셀 N(32a~32n)로 구성되는 퓨즈 셀 어레이와 퓨즈 입력 신호 선택부(30)를 포함한다.3 is a block diagram illustrating a fuse information control circuit capable of reducing a circuit area according to an exemplary embodiment of the present invention, wherein a fuse cell array including fuse cells 0 to fuse cells N (32a to 32n) and a fuse input signal selection unit are shown. (30).
퓨즈 입력 신호 선택부(30)는 외부에서 인가되는 퓨즈 정보 활성화 신호(VCCHB)의 상태에 따라서, 퓨즈 정보 활성화 신호(VCCHB)를 선택하여 퓨즈 정보 제어 신호(VCCHBi)로서 출력하거나, 소정의 퓨즈 디스에이블 신호(F_DIS)를 선택하여 퓨즈 정보 제어 신호(VCCHBi)로서 출력한다. 여기에서, 퓨즈 정보 활성화 신호(VCCHB)는 전원 전압(VCC)의 상승에 따라서 변화되는 신호로서, 소정 전압 예를 들어, 최종적인 전원 전압(VCC)의 1/2에 해당하는 전압만큼 상승한 후 로우 레벨을 유지한다. 이와 같이, 퓨즈 정보 제어 신호(VCCHBi)는 퓨즈 정보 활성화 신호(VCCHB)가 그대로 출력되거나, 퓨즈 디스에이블 신호(F_DIS)가 출력될 수 있다.The fuse input signal selection unit 30 selects the fuse information activation signal VCCHB and outputs the fuse information control signal VCCHBi according to the state of the fuse information activation signal VCCHB applied from the outside, or the predetermined fuse display. The enable signal F_DIS is selected and output as the fuse information control signal VCCHBi. Here, the fuse information activation signal VCCHB is a signal that is changed according to the increase of the power supply voltage VCC. Keep your level. As described above, the fuse information control signal VCCHBi may be output as it is or the fuse disable signal F_DIS may be output.
퓨즈 셀0~퓨즈 셀n(32a~32n)은 퓨즈 입력 신호 선택부(30)에서 출력되는 퓨즈 정보 제어 신호(VCCHBi)에 응답하여 퓨즈 정보를 출력 신호 (Fout_0~Fout_n)로서 생성하거나, 퓨즈 레지스터 정보(fuse_r)를 출력 신호 (Fout_0~Fout_n)로서 생성한다. 여기에서, 퓨즈 레지스터 정보(fuse_r)는 레지스터0~ 레지스터n (미도시)의 값(Reg_0~Reg_n)을 나타내며, 이는 퓨즈 제어를 위해 설정된 값을 나타낸다.Fuse cells 0 to fuse cells 32a to 32n generate fuse information as output signals Fout_0 to Fout_n in response to the fuse information control signal VCCHBi output from the fuse input signal selector 30 or fuse registers. Information fuse_r is generated as output signals Fout_0 to Fout_n. Here, the fuse register information fuse_r represents values Reg_0 to Reg_n of registers 0 to n (not shown), which represent values set for fuse control.
도 4는 도 3에 도시된 회로의 퓨즈 입력 신호 선택부(30)를 설명하기 위한 회로도이다. 도 4를 참조하면, 퓨즈 입력 신호 선택부(30)는 인버터(42), PMOS 트랜지스터(MP41) 및 전송 게이트(TG41)를 포함한다.FIG. 4 is a circuit diagram illustrating the fuse input signal selector 30 of the circuit shown in FIG. 3. Referring to FIG. 4, the fuse input signal selector 30 includes an inverter 42, a PMOS transistor MP41, and a transfer gate TG41.
인버터(42)는 퓨즈 정보 활성화 신호(VCCHB)를 반전시키고, 반전된 신호를 각각 PMOS트랜지스터(MP41)와 전송 게이트(TG41)의 제어 신호로서 인가한다.The inverter 42 inverts the fuse information activation signal VCCHB and applies the inverted signal as a control signal of the PMOS transistor MP41 and the transfer gate TG41, respectively.
PMOS트랜지스터(MP41)는 제1전달 수단으로서의 역할을 하며, 인버터(42)에서 반전된 퓨즈 정보 활성화 신호(VCCHB)에 응답하여, 퓨즈 정보 활성화 신호(VCCHB)를 퓨즈 정보 제어 신호(VCCHBi)로서 출력한다. 여기에서, 제1전달 수단은 PMOS트랜지스터(MP41) 이외에 전송 게이트로도 구현될 수 있다. 이러한 경우에, 전송 게이트의 NMOS트랜지스터 측에는 VCCHB가 인가될 수 있다.The PMOS transistor MP41 serves as the first transfer means, and outputs the fuse information activation signal VCCHB as the fuse information control signal VCCHBi in response to the fuse information activation signal VCCHB inverted in the inverter 42. do. Here, the first transfer means may be implemented as a transmission gate in addition to the PMOS transistor MP41. In this case, VCCHB may be applied to the NMOS transistor side of the transfer gate.
또한, 전송 게이트(TG41)는 제2전달 수단으로서의 역할을 하며, 퓨즈 정보 활성화 신호(VCCHB)와 반전된 퓨즈 정보 활성화 신호에 응답하여, 퓨즈 디스에이블 신호(F_DIS)를 퓨즈 정보 제어 신호(VCCHBi)로서 출력한다. 여기에서, 제2전달 수단은 전송 게이트가 아닌 하나의 PMOS트랜지스터 또는 NMOS트랜지스터로 구현될 수 있다.In addition, the transmission gate TG41 serves as the second transfer means, and in response to the fuse information activation signal VCCHB and the inverted fuse information activation signal, the transfer gate TG41 transmits the fuse disable signal F_DIS to the fuse information control signal VCCHBi. Output as. Here, the second transfer means may be implemented as one PMOS transistor or NMOS transistor instead of the transmission gate.
도 4에서 퓨즈 정보 활성화 신호(VCCHB)는 퓨즈 정보를 읽어내기 위한 입력 신호이고, 퓨즈 디스에이블 신호(F_DIS)는 퓨즈 정보의 출력을 제어하기 위한 신호로 정의될 수 있다. 또한, 퓨즈 디스에이블 신호(F_DIS)는 종래에 사용되었던 선택 제어 신호(Mux_ctrl)를 그대로 이용할 수 있다.In FIG. 4, the fuse information activation signal VCCHB is an input signal for reading fuse information, and the fuse disable signal F_DIS may be defined as a signal for controlling the output of the fuse information. In addition, the fuse disable signal F_DIS may use the selection control signal Mux_ctrl which has been used in the past.
또한, 본 발명에서 퓨즈 입력 신호 선택부(30)는 하나의 퓨즈 셀의 출력을 제어하도록 구현될 수 있고, 다수의 퓨즈 셀의 출력을 제어하도록 구현될 수 있다.In addition, in the present invention, the fuse input signal selector 30 may be implemented to control the output of one fuse cell, and may be implemented to control the output of a plurality of fuse cells.
도 5는 도 4에 도시된 회로의 전원 전압(VCC)에 따른 퓨즈 정보 활성화 신호(VCCHB)의 관계를 나타내는 도면이다. 퓨즈 정보 활성화 신호(VCCHB)는 전원 전압(VCC)이 초기에 공급되어 증가됨에 따라서 점차 증가하다가 전원 전압이 점차 안정되는 상태에 도달하면 로우 레벨이 된다. 즉, VCCHB는 전원 전압(VCC)이 증가하는 구간과, 안정된 상태에서 서로 다른 레벨을 갖게 된다.FIG. 5 is a diagram illustrating a relationship between a fuse information activation signal VCCHB and a power supply voltage VCC of the circuit illustrated in FIG. 4. The fuse information activation signal VCCHB gradually increases as the power supply voltage VCC is initially supplied and increased, and then becomes low when the power supply voltage reaches a stable state. That is, the VCCHB has a different level in the period in which the power supply voltage VCC increases and in a stable state.
즉, 도 5를 참조하면 퓨즈 입력 신호 선택부(30)는 VCCHB가 하이 레벨인 동안에는 PMOS트랜지스터(MP41)가 턴온되어 VCCHB를 VCCHBi로서 출력한다. 그러나, 퓨즈 정보 활성화 신호(VCCHB)가 로우 레벨이 되면, 전송 게이트(TG41)가 턴온되어 퓨즈 디스에이블 신호(F_DIS)를 VCCHBi로서 출력한다. 따라서, 전원 전압(VCC)이 인가되어 안정화되기 전의 구간 즉, 초기 스타트-업(START-UP)되는 구간(T61)에서는 도 5에서와 같이 VCCHB가 VCCHBi가 되고, 안정된 상태(T62)에서는 퓨즈 디스에이블 신호(F_DIS)가 VCCHBi가 됨을 알 수 있다.That is, referring to FIG. 5, the fuse input signal selector 30 outputs the VCCHB as VCCHBi while the PMOS transistor MP41 is turned on while the VCCHB is at a high level. However, when the fuse information activation signal VCCHB is at a low level, the transfer gate TG41 is turned on to output the fuse disable signal F_DIS as VCCHBi. Accordingly, in the section before the power supply voltage VCC is applied and stabilized, that is, in the section T61 during the initial start-up, the VCCHB becomes VCCHBi as shown in FIG. 5, and in the stable state T62, the fuse discharge is performed. It can be seen that the enable signal F_DIS becomes VCCHBi.
도 6은 도 3에 도시된 회로의 각 퓨즈 셀(32a~32n)을 설명하기 위한 상세한 회로도로서, PMOS트랜지스터(MP61), 퓨즈(F60), 래치(61), 노아 게이트(65) 및 인버터(67)를 포함한다.FIG. 6 is a detailed circuit diagram illustrating each of the fuse cells 32a to 32n of the circuit shown in FIG. 3, and includes a PMOS transistor MP61, a fuse F60, a latch 61, a noah gate 65, and an inverter. 67).
도 6을 참조하면, PMOS 트랜지스터(MP61)의 게이트는 퓨즈 입력 신호 선택부 (30)에서 출력되는 퓨즈 정보 제어 신호(VCCHBi)와 연결되고, 소스는 전원 전압(VDD)과 연결되고, 드레인은 퓨즈(F60)의 일측에 연결된다. NMOS트랜지스터 (MN61)의 게이트는 퓨즈 정보 제어 신호(VCCHBi)와 연결되고, 드레인은 퓨즈 (F60)의 타측 즉, 제1노드(N1)와 연결되고, 소스는 기준 전위(VSS)와 연결된다.Referring to FIG. 6, the gate of the PMOS transistor MP61 is connected to the fuse information control signal VCCHBi output from the fuse input signal selector 30, the source is connected to the power supply voltage VDD, and the drain is a fuse. It is connected to one side of (F60). A gate of the NMOS transistor MN61 is connected to the fuse information control signal VCCHBi, a drain is connected to the other side of the fuse F60, that is, the first node N1, and a source is connected to the reference potential VSS.
래치(61)는 퓨즈 정보 제어 신호(VCCHBi)에 응답하여 제1노드(N1)의 전압을 퓨즈 정보로서 래치한다. 이를 위해, 래치(61)는 NMOS트랜지스터(MN62)와 노아 게이트(63)를 포함한다. 여기에서, NMOS트랜지스터(MN62)와 노아 게이트(63)는 피드백 루프를 구성한다. 노아 게이트(63)는 퓨즈 정보 제어 신호(VCCHBi)와 제1노드(N1)의 신호를 반전 논리합하고, 반전 논리합된 결과를 출력한다. 또한, NMOS트랜지스터(MN62)는 노아 게이트(63)의 출력 신호에 의해서 제1노드(N1)의 전압을 래치한다.The latch 61 latches the voltage of the first node N1 as fuse information in response to the fuse information control signal VCCHBi. To this end, the latch 61 includes an NMOS transistor MN62 and a NOR gate 63. Here, the NMOS transistor MN62 and the NOR gate 63 form a feedback loop. The NOR gate 63 inverts the OR of the fuse information control signal VCCHBi and the signal of the first node N1, and outputs the result of the inverted AND. In addition, the NMOS transistor MN62 latches the voltage of the first node N1 by the output signal of the NOR gate 63.
노아 게이트(65)는 래치(61)의 출력 신호와 퓨즈 레지스터 정보(fuse_r)를 반전 논리합하고, 반전 논리합된 결과를 출력한다. 인버터(67)는 노아 게이트 (65)의 출력 신호를 반전시키고, 반전된 결과로서 출력 신호(Fout)를 생성한다.The NOR gate 65 inverts the OR of the output signal of the latch 61 and the fuse register information fuse_r, and outputs the result of the inverted AND. The inverter 67 inverts the output signal of the NOR gate 65 and generates the output signal Fout as a result of the inversion.
이하, 도 3~도 6을 참조하여 본 발명에 따른 퓨즈 정보 제어 회로의 동작을 상세히 설명한다.3 to 6 will be described in detail the operation of the fuse information control circuit according to the present invention.
우선, 초기에 전원 전압(VCC)이 인가되는 스타트 업 구간(T61)에서는, 전원 전압(VCC)이 로직 드레스홀드까지 상승하는 동안 VCCHB도 상승하게 된다. 이 때, 도 4의 퓨즈 입력 신호 선택부(30)에서는 퓨즈 정보 활성화 신호(VCCHB)에 의해서 PMOS트랜지스터(MP41)가 턴온되어 VCCHBi를 하이 레벨로 만든다. 여기에서, 하이 레벨의 VCCHBi는 각 퓨즈 셀들(32a~32n)의 입력으로 인가되어 NMOS트랜지스터 (MN61)를 턴온시킨다. 즉, VCCHBi가 증가하는 동안 제1노드(N1)에 저장된 퓨즈 정보는 읽혀지고, 다시 VCCHBi가 로우 레벨로 전이되면 퓨즈 셀(32a~32n)은 읽어낸 정보를 래치(61)에 저장한다.First, in the start-up period T61 where the power supply voltage VCC is initially applied, the VCCHB also rises while the power supply voltage VCC rises to the logic dress hold. At this time, in the fuse input signal selector 30 of FIG. 4, the PMOS transistor MP41 is turned on by the fuse information activation signal VCCHB to bring the VCCHBi to a high level. Here, the high level VCCHBi is applied to the inputs of the fuse cells 32a to 32n to turn on the NMOS transistor MN61. That is, the fuse information stored in the first node N1 is read while the VCCHBi increases, and when the VCCHBi transitions to the low level, the fuse cells 32a to 32n store the read information in the latch 61.
즉, 퓨즈 정보 제어 신호(VCCHBi)가 로우 레벨이 되는 것은 VCCHB가 로우 레벨이 되는 상태를 나타내며, 이 때의 VCCHBi는 아직 액티브되지 않은 로우 레벨의 퓨즈 디스에이블 신호(F_DIS)를 나타낸다.That is, the low level of the fuse information control signal VCCHBi indicates a state in which the VCCHB is low level, and the VCCHBi at this time indicates a low level fuse disable signal F_DIS that is not yet activated.
예를 들어, 퓨즈(F60)가 끊어지지 않은 상태에서는 상기 VCCHBi가 로우 레벨이 되면, PMOS트랜지스터(MP61)가 턴온되어 제1노드(N1)에 저장된 퓨즈 정보가 로우 레벨 상태에서 하이 레벨로 전이된다. 따라서, 노아 게이트(63)의 출력 신호는 로우 레벨이 되고 NMOS트랜지스터(MN62)는 턴오프된다. 따라서, 제1노드(N1)의 퓨즈 정보는 피드백 루프 구조의 래치(61)에 의해 하이 레벨 상태를 유지한다.For example, when the fuse F60 is not blown, when the VCCHBi becomes low, the PMOS transistor MP61 is turned on so that the fuse information stored in the first node N1 transitions from the low level to the high level. . Thus, the output signal of the NOR gate 63 goes low and the NMOS transistor MN62 is turned off. Accordingly, the fuse information of the first node N1 is maintained at the high level by the latch 61 of the feedback loop structure.
또한, 퓨즈(F60)가 끊어진 상태에서는 상기 VCCHBi가 로우 레벨이 되면, NMOS트랜지스터(MN61)는 턴오프되고, 이로 인해 제1노드(N1)는 이전 상태인 로우 레벨을 유지한다. 이 때, 노아 게이트(63)의 출력 신호는 하이 레벨이 되고, 상기 하이 레벨의 출력 신호에 의해 래치(61)의 NMOS트랜지스터(MN62)는 턴온된다. 따라서, 제1노드(N1)의 퓨즈 정보는 계속 하이 레벨 상태로 유지될 수 있다.In addition, when the fuse F60 is blown, when the VCCHBi is at the low level, the NMOS transistor MN61 is turned off, so that the first node N1 maintains the previous level. At this time, the output signal of the NOR gate 63 becomes a high level, and the NMOS transistor MN62 of the latch 61 is turned on by the high level output signal. Therefore, the fuse information of the first node N1 may be maintained at a high level.
이와 같이, 래치(61)에 의해서 저장되는 퓨즈 정보 즉, 퓨즈(F60)가 끊어졌는지 또는 끊어지지 않았는지의 정보는, 도 5를 참조할 때 VCCHB가 로우 레벨로 전이된 후에 노아 게이트(65)와 인버터(67)를 통하여 퓨즈 셀의 출력 신호(Fout)로서 출력된다.As described above, the fuse information stored by the latch 61, that is, whether the fuse F60 is blown or not blown, can be obtained by referring to FIG. 5 after the VCCHB transitions to the low level. And an output signal Fout of the fuse cell via the inverter 67.
또한, 도 4를 참조하면, VCCHB가 로우 레벨이 되면 퓨즈 입력 신호 선택부(30)는 퓨즈 디스에이블 신호(F_DIS)를 받아들이게 된다. 즉, 퓨즈 디스에이블 신호(F_DIS)가 하이 레벨로 액티브되면, 다시 도 4의 퓨즈 입력 신호 선택부(30)에서 출력되는 VCCHBi는 하이 레벨이 된다. 따라서, VCCHBi가 하이 레벨이 되면, 퓨즈 셀(32a~32n)에서 읽혀지는 퓨즈 정보는 무시되고, 퓨즈 레지스터 정보(fuse_r)가 출력 신호(Fout)로서 생성된다.In addition, referring to FIG. 4, when the VCCHB is at a low level, the fuse input signal selector 30 receives the fuse disable signal F_DIS. That is, when the fuse disable signal F_DIS is activated to a high level, the VCCHBi output from the fuse input signal selector 30 of FIG. 4 becomes a high level again. Therefore, when VCCHBi becomes high level, the fuse information read from the fuse cells 32a to 32n is ignored, and the fuse register information fuse_r is generated as the output signal Fout.
만일, 퓨즈(F60)가 끊어진 경우에 퓨즈 입력 신호 선택부(30)에서 퓨즈 디스에이블 신호(F_DIS)를 하이 레벨로 액티브시키지 않는다면, 노아 게이트(63)의 출력 신호는 항상 하이 레벨이 되어 출력 신호(Fout)가 항상 하이 레벨이 된다. 그러나, 본 발명에서는 VCCHB와 퓨즈 디스에이블 신호(F_DIS)에 의해 VCCHBi를 조절함으로써 퓨즈가 끊어진 상태에서도 출력 신호(Fout)를 임의로 조정할 수 있다. 즉, 퓨즈 레지스터 정보(fuse_r)를 이용하여 원하는 입력 신호를 인가하면, 퓨즈가 끊어진 경우와 끊어지지 않은 경우에 대한 두 가지의 효과를 얻을 수 있다.If the fuse disable signal F_DIS is not activated at the high level when the fuse F60 is blown, the output signal of the NOR gate 63 is always at the high level and the output signal is turned on. (Fout) always goes high. However, in the present invention, the output signal Fout can be arbitrarily adjusted even when the fuse is blown by adjusting the VCCHBi by the VCCHB and the fuse disable signal F_DIS. In other words, if a desired input signal is applied using the fuse register information fuse_r, two effects may be obtained in a case where the fuse is blown or not blown.
또한, 본 발명에서는 종래의 선택 제어 신호(Mux_ctrl)와 같은 기능을 수행하는 퓨즈 디스에이블 신호(F_DIS)를 단지 퓨즈 입력 신호 선택부(30)에만 인가하고, 나머지 퓨즈 셀(32a~32n)에는 인가하지 않아도 된다는 장점이 있다.In addition, in the present invention, the fuse disable signal F_DIS, which performs the same function as the conventional selection control signal Mux_ctrl, is applied only to the fuse input signal selector 30 and to the remaining fuse cells 32a to 32n. The advantage is that you don't have to.
본 발명에 따르면, 종래에 퓨즈 셀마다 각각 인가되었던 선택 제어 신호를 인가하지 않음으로 인해 신호의 배선을 줄일 수 있으므로, 회로 설계 시에 배선에 요구되는 공간을 절약하여 회로 사이즈를 줄일 수 있다는 효과가 있다.According to the present invention, since the wiring of the signal can be reduced by not applying the selection control signal applied to each fuse cell in the related art, the circuit size can be reduced by saving the space required for the wiring during circuit design. have.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990051300A KR20010047195A (en) | 1999-11-18 | 1999-11-18 | Control Circuit of Fuse Information having Reduced Circuit Size |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019990051300A KR20010047195A (en) | 1999-11-18 | 1999-11-18 | Control Circuit of Fuse Information having Reduced Circuit Size |
Publications (1)
Publication Number | Publication Date |
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KR20010047195A true KR20010047195A (en) | 2001-06-15 |
Family
ID=19620674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019990051300A KR20010047195A (en) | 1999-11-18 | 1999-11-18 | Control Circuit of Fuse Information having Reduced Circuit Size |
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Country | Link |
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KR (1) | KR20010047195A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100443360B1 (en) * | 2001-12-31 | 2004-08-09 | 주식회사 하이닉스반도체 | Anti fuse circuit with high speed |
-
1999
- 1999-11-18 KR KR1019990051300A patent/KR20010047195A/en not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100443360B1 (en) * | 2001-12-31 | 2004-08-09 | 주식회사 하이닉스반도체 | Anti fuse circuit with high speed |
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