KR20010045334A - Apparatus for testing high speed clocking semiconductor device using low speed test equipment - Google Patents

Abstract

PURPOSE: A device for testing a high speed semiconductor device is provided to test a semiconductor device acting with high speed using a low speed testing device in producing a high speed clock signal by adding a clock generator in external. CONSTITUTION: A device for testing a semiconductor device comprises a tester, a clock generator, a semiconductor device to be tested and a frequency demultiplier. The tester is capable of generating an appointed bit of controlling signal, a first clock signal with low frequency and an opposed clock signal against the first clock signal. The clock generator inputs the first clock signal and the opposed first clock signal and generates a second clock signal with higher frequency than the first clock signal and the opposed clock signal against the second clock signal. The semiconductor device to be tested is clocked by response to the second clock signal and the opposed second clock signal and is tested with a test data introduced from the tester. The frequency demultiplier converts the second clock signal and the opposed second clock signal to the clock signal with low frequency and outputs the converted clock signal with low frequency and the opposed clock signal with low frequency as the clock monitoring signal and the opposed clock monitoring signal.

Description

저속의 테스트 장비를 이용한 고속 반도체 디바이스 테스트 장치{Apparatus for testing high speed clocking semiconductor device using low speed test equipment}Apparatus for testing high speed clocking semiconductor device using low speed test equipment}

본 발명은 반도체 디바이스 테스트 장치에 관한 것으로서, 저속의 테스트 장비를 이용한 고속 반도체 디바이스 테스트 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device test apparatus and to a high speed semiconductor device test apparatus using low speed test equipment.

현재 많은 반도체 디바이스들은 고속으로 동작되도록 설계되는 추세에 있다. 특히, 반도체 디바이스의 입력으로 사용되는 클럭 신호들은 빠른 속도가 요구된다. 따라서, 이러한 고속의 반도체 디바이스들을 테스트하기 위해서는 고속의 클럭 신호를 생성할 수 있는 테스트 장비가 사용되어야 한다. 그러나, 고속의 클럭 신호를 생성할 수 있는 테스트 장비는 매우 고가이기 때문에, 장비의 구입을 위해서는 많은 비용이 든다. 또한, 종래의 저속 테스트 장비들은 고속의 반도체 디바이스를 테스트하는데는 사용될 수 없으므로 라이프 사이클이 줄어들어 효용 가치가 떨어지게 된다는 문제점이 있다.Many semiconductor devices are currently designed to operate at high speeds. In particular, clock signals used as inputs of semiconductor devices require fast speeds. Therefore, in order to test such high speed semiconductor devices, test equipment capable of generating high speed clock signals should be used. However, test equipment capable of generating a high speed clock signal is very expensive, so it is expensive to purchase the equipment. In addition, the conventional low-speed test equipment can not be used to test high-speed semiconductor devices, there is a problem that the useful life is reduced because the life cycle is reduced.

본 발명이 이루고자하는 기술적 과제는, 외부에 클럭 발생기를 추가하여 고속의 클럭 신호를 생성함으로써 저속의 테스트 장비를 이용하여 고속으로 동작하는 반도체 디바이스를 테스트할 수 있는 저속의 테스트 장비를 이용한 고속 반도체 디바이스 테스트 장치에 관한 것이다.The technical problem to be achieved by the present invention is a high-speed semiconductor device using a low-speed test equipment that can test a semiconductor device operating at high speed using a low-speed test equipment by adding a clock generator to the outside to generate a high-speed clock signal It relates to a test device.

도 1은 본 발명의 실시예에 따른 저속의 테스트 장비를 이용한 고속 반도체 디바이스 테스트 장치를 설명하기 위한 개략적인 블럭도이다.1 is a schematic block diagram illustrating a high speed semiconductor device test apparatus using low speed test equipment according to an exemplary embodiment of the present invention.

도 2(a)~2(j)는 도 1의 장치에서 클럭 발생기의 정상 동작 상태를 검출하기 위한 클럭 모니터링 신호들을 설명하기 위한 도면들이다.2 (a) to 2 (j) are diagrams for explaining clock monitoring signals for detecting a normal operation state of a clock generator in the apparatus of FIG.

도 3(a) 및 3(b)는 도 2에 도시된 클럭 모니터링 신호를 위한 스트로브 위치를 나타내는 도면들이다.3 (a) and 3 (b) are diagrams showing strobe positions for the clock monitoring signal shown in FIG.

도 4(a)~4(c)는 본 발명에 따른 테스트 장치에 이용되는 테스트 패턴을 설명하기 위한 도면들이다.4 (a) to 4 (c) are diagrams for explaining a test pattern used in the test apparatus according to the present invention.

상기 과제를 이루기위해, 본 발명에 따른 저속의 테스트 장비를 이용한 고속 반도체 디바이스 테스트 장치는, 클러킹 속도를 제어하기 위한 소정 비트의 제어 신호와, 저주파수의 제1클럭 신호 및 제1클럭 신호의 반전된 클럭 신호를 발생시키는 테스터, 테스터로부터 인가되는 제1클럭 신호 및 반전된 제1클럭 신호를 입력하고, 제어 신호에 응답하여 제1클럭 신호보다 높은 주파수를 갖는 제2클럭 신호 및 제2클럭 신호의 반전된 클럭 신호를 생성하는 클럭 발생기, 클럭 발생기에서 발생되는 제2클럭 신호 및 반전된 제2클럭 신호에 응답하여 클러킹되고, 테스터로부터 인가되는 소정의 테스트 데이타에 의해 테스트되는 반도체 디바이스, 및 제2클럭 신호 및 반전된 제2클럭 신호를 각각 소정율로 분주하여 저주파 클럭 신호로 변환하고, 변환된 저주파 클럭 신호 및 반전된 저주파 클럭 신호를 각각 클럭 모니터링 신호와 반전된 클럭 모니터링 신호로서 출력하는 분주기로 구성되는 것이 바람직하다.In order to achieve the above object, the high-speed semiconductor device test apparatus using the low-speed test equipment according to the present invention, the control signal of a predetermined bit for controlling the clocking speed, the first clock signal and the first clock signal of the low frequency inverted A tester for generating a clock signal, a first clock signal applied from the tester, and an inverted first clock signal are input, and the second clock signal and the second clock signal having a higher frequency than the first clock signal in response to the control signal. A clock generator for generating an inverted clock signal, a second clock signal generated by the clock generator and a semiconductor device clocked in response to the inverted second clock signal and tested by predetermined test data applied from a tester, and a second The clock signal and the inverted second clock signal are respectively divided at a predetermined rate and converted into a low frequency clock signal. Preferably, the clock signal and the inverted low frequency clock signal are configured as a divider for outputting the clock monitoring signal and the inverted clock monitoring signal, respectively.

이하, 본 발명에 따른 저속 테스트 장비를 이용한 고속 반도체 디바이스 테스트 장치에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.Hereinafter, a high speed semiconductor device test apparatus using a low speed test apparatus according to the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 따른 저속 테스트 장비를 이용한 고속 반도체 디바이스 테스트 장치를 설명하기 위한 블럭도로서, 테스터(10)와 테스트 보드(100)를 포함한다. 여기에서, 테스트 보드(100)에는 클럭 발생기(120), 분주기 (160) 및 테스트될 반도체 디바이스(Device Under Test:이하, DUT)(140)가 구비된다.1 is a block diagram illustrating a high speed semiconductor device test apparatus using a low speed test apparatus according to an embodiment of the present invention, and includes a tester 10 and a test board 100. Here, the test board 100 includes a clock generator 120, a divider 160, and a device under test (DUT) 140 to be tested.

도 1의 테스터(10)는 DUT(140)를 테스트하기 위해, 클러킹 속도를 제어하기 위한 소정 비트의 속도 제어 신호(CON_B)와, 저주파 소스 클럭 신호(CLKIH, CLKIL)를 테스트 보드(100)의 클럭 발생기(120)에 공급하고, 테스트 보드(100)의 클럭 발생기(120)에서 출력되는 클럭 모니터링 신호(CLKMH, CLKML)를 입력하여 클럭 발생기(120)가 정상 동작하는지 모니터링한다. 또한, 테스터(10)는 클럭 발생기(120)가 정상 동작하게 되면, DUT(140)에 테스트 데이타를 입력하여 불량 검출을 위한 테스트를 수행한다.In order to test the DUT 140, the tester 10 of FIG. 1 includes a predetermined bit rate control signal CON_B and low frequency source clock signals CLKIH and CLKIL for controlling the clocking speed of the test board 100. The clock generator 120 is supplied to the clock generator 120, and the clock monitoring signals CLKMH and CLKML output from the clock generator 120 of the test board 100 are input to monitor whether the clock generator 120 operates normally. In addition, when the clock generator 120 operates normally, the tester 10 inputs test data to the DUT 140 to perform a test for failure detection.

테스트 보드(100)의 클럭 발생기(120)는 테스터(10)로부터 인가되는 소스 클럭 신호들(CLKIH, CLKIL)을 받아들이고, 상기 소스 클럭 신호(CLKIH, CLKIL)의 N배 높은 주파수를 갖는 고속의 클럭 신호(CLKOH, CLKOL)를 생성한다. 여기에서, CLKIL는 CLKIH를 반전시킨 클럭 신호이고, CLKOL는 CLKOH를 반전시킨 클럭 신호가 된다. 또한, 클럭 발생기(120)는 내부에 위상 동기 루프(PHASE LOCKED LOOP:이하, PLL)를 구비하여, 클럭 발생기(120)에서 출력되는 클럭 신호(CLKOH, CLKOL)를 입력 클럭 신호(CLKIH, CLKIL)에 동기시킨다. 또한, 테스터(10)에서 인가되는 소정 비트의 제어 신호(CON_B)에 의해 클럭 발생기(120)에서 생성되는 클럭 신호(CLKOH, CLKOL)의 속도가 결정된다.The clock generator 120 of the test board 100 receives the source clock signals CLKIH and CLKIL applied from the tester 10 and has a high speed clock having an N times higher frequency than the source clock signals CLKIH and CLKIL. Generate signals CLKOH and CLKOL. Here, CLKIL is a clock signal inverting CLKIH, and CLKOL is a clock signal inverting CLKOH. In addition, the clock generator 120 includes a phase locked loop (hereinafter referred to as a PLL) to input clock signals CLKOH and CLKOL output from the clock generator 120 to the input clock signals CLKIH and CLKIL. Motivate to In addition, the speeds of the clock signals CLKOH and CLKOL generated by the clock generator 120 are determined by the control signal CON_B of the predetermined bit applied from the tester 10.

테스트 보드(100)의 DUT(140)는 고속으로 클러킹되는 디바이스(High Speed Clocking Device)를 나타낸다. 여기에서 고속 클러킹 디바이스란 일반적으로 클럭 단자를 통하여 인가되는 클럭 신호들만 고속의 클럭 신호를 요구하고, 나머지 다른 단자들은 테스트 장비와 동일한 속도 또는 그 이하의 속도를 요구하는 디바이스를 나타낸다. 또한, DUT(140)는 테스터(10)로부터 입력 단자 IN를 통하여 테스트 데이타를 받아들이고, 출력 단자 OUT를 통하여 테스트된 결과를 출력한다. 또한, DUT(10)는 데이타 입출력 단자 I/O를 통하여 입력 데이타를 수신하거나, 출력 데이타를 전송한다.The DUT 140 of the test board 100 represents a high speed clocking device. Here, a high speed clocking device generally refers to a device that requires only a clock signal applied through a clock terminal and a high speed clock signal, and the other terminals require a speed equal to or lower than that of the test equipment. In addition, the DUT 140 receives test data from the tester 10 through the input terminal IN and outputs a test result through the output terminal OUT. In addition, the DUT 10 receives input data or transmits output data through data input / output terminal I / O.

분주기(160)는 클럭 발생기(120)에서 발생되는 출력 클럭 신호(CLKOH, CLKOL)를 입력하여 소정율(N)로 분주하고, 분주된 신호를 클럭 모니터링 신호 (CLKMH, CLKML)로서 출력한다. 여기에서, 분주기(160)에서 출력되는 클럭 모니터링 신호(CLKMH, CLKML)는 테스터(10)에서 생성되는 소스 클럭 신호와 같은 주파수를 갖도록 구현될 수 있다. 그러나, 소스 클럭 신호와 같은 주파수가 아니더라도, 테스터(10)가 인식할 수 있을 정도의 저속 클럭 신호이면 된다. 즉, 분주기(160)는 클럭 발생기(120)에서 생성되는 고속의 클럭 신호가 정상적인가를 저속의 테스터 (10)에서 모니터링할 수 있도록, 상기 고속 클럭 신호(CLKOH, CLKOL)를 저주파 신호로 분주한다. 이 때, 테스터(10)는 모니터용 클럭 입력 단자를 통하여 분주된 신호 즉, 클럭 모니터링 신호(CLKMH, CLKML)를 입력하여 상승/하강 엣지의 타이밍 을 검출함으로써 클럭 발생기(120)의 정상 동작 유무를 판단한다. 따라서, 테스터 (10)는 모니터링되는 클럭 신호들을 받아들이기 위한 모니터용 클럭 입력 단자들을 구비해야 한다. 이와 같이, 저속의 클럭 신호를 생성하는 테스터(10)는 테스트 보드(100)에 클럭 발생기(120)를 구비하여 고속의 클럭 신호를 생성하고, 생성된 클럭 신호를 DUT(140)에 인가하여 고속으로 클러킹되는 DUT(140)를 테스트한다.The divider 160 receives the output clock signals CLKOH and CLKOL generated by the clock generator 120 and divides them at a predetermined rate N, and outputs the divided signals as clock monitoring signals CLKMH and CLKML. Here, the clock monitoring signals CLKMH and CLKML output from the divider 160 may be implemented to have the same frequency as the source clock signal generated by the tester 10. However, even if the frequency is not the same as the source clock signal, a low speed clock signal that can be recognized by the tester 10 may be sufficient. That is, the divider 160 divides the high speed clock signals CLKOH and CLKOL into low frequency signals so that the low speed tester 10 can monitor whether the high speed clock signal generated by the clock generator 120 is normal. . At this time, the tester 10 detects the timing of the rising / falling edge by inputting the divided signals, that is, the clock monitoring signals CLKMH and CLKML, through the clock input terminal for the monitor to check whether the clock generator 120 operates normally. To judge. Thus, tester 10 must have clock input terminals for the monitor to accept the clock signals being monitored. As such, the tester 10 generating the low speed clock signal includes a clock generator 120 on the test board 100 to generate a high speed clock signal, and applies the generated clock signal to the DUT 140 to perform the high speed. Test the DUT 140 which is clocked.

보다 구체적으로, 본 발명에 따른 저속의 테스트 장비를 이용한 고속 반도체 디바이스 테스트 장치의 동작을 상세히 설명한다. 우선, 본 발명에 따른 테스트 장치에 있어서 저속의 테스터(10)를 이용하여 고속의 DUT(140)를 테스트하기 위해서는 클럭 발생기(120)가 정상 동작하는지의 여부를 판단하는 것이 가장 중요하다. 여기에서, 클럭 발생기(120)가 정상 동작한다는 것은 소정 시간 후에 입력 소스 클럭 신호(CLKIH, CLKIL)와 출력 클럭 신호(CLKOH, CLKOL)가 클럭 발생기(120) 내부의 PLL에 의해서 상승 엣지 또는 하강 엣지가 동기된다는 것을 나타낸다. 즉, 입력되는 클럭 신호와 출력되는 클럭 신호의 위상이 동일한지 그리고, 출력되는 클럭 신호가 미리 프로그램된 속도로 생성되는지를 의미한다. 여기에서, 소정 시간은 PLL이 로킹되는 시간을 나타내며, 결과적으로 원하는 테스트를 수행하기 위해서는 PLL이 로킹되는 시간을 기다려야 한다. 또한, 입력되는 클럭 신호와 출력되는 클럭 신호의 위상이 동일한지를 판단하는 것은 지터(jitter)가 스펙 내에 있는지를 검출하는 것에 의해 이루어진다. 또한, 클럭 발생기(120)의 클럭 신호가 미리 프로그램된 속도로 출력되는지를 판단하는 것은, 클럭 신호의 듀티가 스펙 내에 존재하는지를 검출하는 것에 의해 이루어진다.More specifically, the operation of the high speed semiconductor device test apparatus using the low speed test equipment according to the present invention will be described in detail. First, in the test apparatus according to the present invention, in order to test the high speed DUT 140 using the low speed tester 10, it is most important to determine whether the clock generator 120 operates normally. Here, the normal operation of the clock generator 120 means that the input source clock signals CLKIH and CLKIL and the output clock signals CLKOH and CLKOL are rising edges or falling edges by the PLL inside the clock generator 120 after a predetermined time. Indicates that is synchronized. That is, it means whether the input clock signal and the output clock signal have the same phase and whether the output clock signal is generated at a pre-programmed speed. Here, the predetermined time represents the time when the PLL is locked, and consequently, to wait for the time that the PLL is locked to perform the desired test. In addition, determining whether the input clock signal and the output clock signal have the same phase is performed by detecting whether jitter is within a specification. Further, determining whether the clock signal of the clock generator 120 is output at a pre-programmed rate is made by detecting whether the duty of the clock signal is within the specification.

따라서, PLL이 로킹된 후에 클럭 발생기(120)의 출력 클럭 신호(CLKOH, CLKOL)가 입력되는 소스의 클럭 신호(CLKIH, CLKIL)와 정상적으로 동기되는지가 검출되고, 제어 신호(CON_B)에 따라서 프로그램된 속도로 출력되는지가 검출된다. 이와 같이, PLL이 로킹되는 동안의 대기 시간과, 클럭 신호들간의 동기 여부 및 출력 클럭 신호(CLKOH, CLKOL)의 속도를 체크하기 위해, 더미 패턴을 이용한 "반복(REPEAT)과 "매치(MATCH)" 방식이 이용될 수 있다. 예를 들어, 특정 단자의 출력 신호가 원하는 신호와 매치될 때까지 현재의 동작을 반복하다가 매치되면 다음 단계로 진행하고, 원하는 시간 동안 매치되지 않으면 매치 에러를 알리고 현재의 동작을 중지한다.Therefore, after the PLL is locked, it is detected whether the output clock signals CLKOH and CLKOL of the clock generator 120 are normally synchronized with the clock signals CLKIH and CLKIL of the input source, and programmed according to the control signal CON_B. It is detected whether it is output at a speed. As such, the "REPEAT" and "MATCH" using a dummy pattern is used to check the waiting time while the PLL is locked, the synchronization between the clock signals, and the speed of the output clock signals CLKOH and CLKOL. "Can be used. For example, repeat the current operation until the output signal of a specific terminal matches the desired signal, then proceed to the next step if it matches, notify the match error and Stop the operation.

본 발명에서는 반복 및 매치 방식을 이용하여 클럭 모니터링 신호가 미리 설정된 스트로브 위치에서 원하는 레벨을 갖는지를 체크하고, 체크 결과에 의해 클럭 발생기(120)가 정상 동작하는지 확인한다. 여기에서, PLL이 로킹되기까지의 대기 시간 동안은 테스트 패턴 내에 부가되는 더미 패턴을 이용하여 클럭 모니터링 신호를 체크하는 동작을 반복한다. 이 때, 반복되는 횟수는 클럭 발생기(120)의 로킹 타임 스펙과, 테스트 속도에 의해 결정될 수 있다.In the present invention, it is checked whether the clock monitoring signal has a desired level at a preset strobe position by using a repetition and match method, and checks whether the clock generator 120 operates normally by the check result. Here, during the waiting time until the PLL is locked, the operation of checking the clock monitoring signal by using the dummy pattern added in the test pattern is repeated. In this case, the number of repetitions may be determined by the locking time specification of the clock generator 120 and the test speed.

도 2(a)~2(j)는 도 1의 장치에서 클럭 발생기의 정상 동작 상태를 검출하기 위한 클럭 모니터링 신호들을 설명하기 위한 도면들이다.2 (a) to 2 (j) are diagrams for explaining clock monitoring signals for detecting a normal operation state of a clock generator in the apparatus of FIG.

도 2(a)는 지터가 없고, 듀티에 있어서 레벨 구간과 로우 레벨 구간이 정확히 50:50의 비율을 갖는 이상적인 클럭 모니터링 신호(CLKMH)의 형태를 나타낸다. 도 2(b)는 이상적인 신호보다 위상이 늦고, 하이 레벨과 로우 레벨 구간이 50:50의 비율을 나타내는 경우의 클럭 모니터링 신호(CLKMH)이다. 또한, 2(c)는 위상이 이상적인 신호보다 빠르고, 하이 레벨과 로우 레벨 구간이 50:50인 경우를 나타낸다. 도 2(d)는 지터가 없고, 하이 레벨과 로우 레벨 구간이 60:40의 비율을 나타내는 경우이고, 도 2(e)는 지터가 없고, 하이 레벨과 로우 레벨 구간의 비율이 40:60인 경우를 나타낸다. 또한, 도 2(f)는 이상적인 신호보다 위상이 늦고, 하이 레벨과 로우 레벨 구간의 비율이 60:40인 경우를 나타내고, 2(g)는 위상이 이상적인 신호보다 늦고, 하이 레벨과 로우 레벨 구간의 비율이 40:60인 경우를 나타낸다. 도 2(h)는 위상이 이상적인 신호보다 빠르고, 하이 레벨과 로우 레벨 구간의 비율이 60:40인 경우를 나타내고, 2(i)는 위상이 이상적인 신호보다 빠르게 나타나고, 하이 레벨과 로우 레벨 구간의 비율이 60:40인 경우를 나타낸다.Fig. 2 (a) shows the shape of an ideal clock monitoring signal CLKMH where there is no jitter and the level section and the low level section have a ratio of exactly 50:50 in duty. FIG. 2B is a clock monitoring signal CLKMH when the phase is later than the ideal signal and the high level and low level sections show a ratio of 50:50. In addition, 2 (c) shows a case where the phase is faster than the ideal signal and the high level and low level sections are 50:50. FIG. 2 (d) shows no jitter, and the high level and low level sections show a ratio of 60:40, and FIG. 2 (e) shows no jitter and the ratio of the high level and low level sections is 40: 60. The case is shown. Also, FIG. 2 (f) shows a case where the phase is later than the ideal signal and the ratio of the high level and the low level section is 60:40, and 2 (g) is later than the ideal signal and the high level and low level section The ratio of 40:60 is shown. FIG. 2 (h) shows a case where the phase is faster than the ideal signal and the ratio of the high level and the low level interval is 60:40, and 2 (i) shows the phase faster than the ideal signal and the phase of the high level and low level interval The case where the ratio is 60:40 is shown.

도 2(j)를 참조하면, 도 2(a)~2(i)에 도시된 클럭 모니터링 신호(CLKMH)가 정상적으로 간주될 수 있는 지터와 듀티의 허용 범위를 나타낸다. 각 구간(T1, T2)은 각각 지터 허용 범위를 나타낸다. 또한, 구간(T3)은 클럭 모니터링 신호(CLKMH)의 지터 허용 범위(T1, T2)와 듀티의 허용 범위가 더해진 구간을 나타낸다. 도 2의 예에서, 듀티의 허용 범위는 지터를 감안하여 이상적인 신호 듀티의 20% 이내로 설정되어 있다. 따라서, 도 2(j)의 구간(T4)은 지터와 듀티의 허용 범위를 감안할 때 클럭 모니터링 신호(CLKMH)가 하이 레벨로 유지되어야 하는 구간이고, 구간(T5)은 항상 로우 레벨로 유지되어야 하는 구간이다.Referring to FIG. 2 (j), the allowable range of jitter and duty in which the clock monitoring signal CLKMH shown in FIGS. 2 (a) to 2 (i) can be regarded as normal is shown. Each section T1 and T2 represents a jitter tolerance range, respectively. In addition, the section T3 represents a section in which the jitter tolerance ranges T1 and T2 of the clock monitoring signal CLKMH are added to the duty range. In the example of FIG. 2, the allowable range of duty is set within 20% of the ideal signal duty in view of jitter. Therefore, the section T4 of FIG. 2 (j) is a section in which the clock monitoring signal CLKMH should be maintained at a high level in consideration of the allowable range of jitter and duty, and the section T5 should always be kept at a low level. It is a section.

도 3(a) 및 3(b)는 클럭 모니터링 신호를 위한 스트로브 위치를 나타내는 도면들로서, 3(a)는 클럭 모니터링 신호(CLKMH)를 위한 스트로브 위치를 나타내고, 3(b)는 클럭 모니터링 신호(CLKML)를 위한 스트로브 위치를 나타낸다. 즉, 도 3(a) 및 3(b)에 도시된 스트로브 위치는 클럭 발생기(120)가 정상적으로 동작하는가를 판단하기 위해 일정 구간마다 설정된다. 따라서, 각각의 스트로브 위치에서 정해진 레벨의 신호가 출력되면, 클럭 발생기(120)가 정상 동작하는 것으로 판단될 수 있다.3 (a) and 3 (b) show strobe positions for the clock monitoring signal, 3 (a) shows the strobe position for the clock monitoring signal CLKMH, and 3 (b) shows the clock monitoring signal ( Strobe Position for CLKML). That is, the strobe positions shown in FIGS. 3A and 3B are set at predetermined intervals to determine whether the clock generator 120 operates normally. Therefore, when a signal of a predetermined level is output at each strobe position, it may be determined that the clock generator 120 operates normally.

도 3을 참조하면, 스트로브 위치ⓐ와, ⓓ에서는 지터가 스펙 내에 존재하는지가 검출될 수 있다. 또한, 스트로브 위치ⓐ와 ⓑ에서는 고속 클럭 신호(CLKOH)의 듀티 폭이 스펙 내에 존재하는지 검출될 수 있고, 스트로브 위치 ⓒ와 ⓓ에서는 CLKOH의 반전된 신호 즉, CLKOL의 듀티 폭이 스펙 내에 존재하는지 검출될 수 있다. 여기에서, 스트로브 위치ⓐ와 ⓑ는 타임 셋1(TS1)에 존재하고, 스트로브 위치 ⓒ와 ⓓ는 타임 셋2(TS2)에 존재한다. 여기에서의 타임 셋은 클럭 발생기(120)가 정상 동작하는지를 검출하기 위해, 두 개의 타임 셋 구간을 두고, 각각의 타임 셋 구간에서 스트로브 위치를 설정하여 클럭 신호를 모니터링하기 위한 것이다.Referring to FIG. 3, it may be detected whether jitter exists in the specification at the strobe positions ⓐ and ⓓ. Also, at the strobe positions ⓐ and ⓑ it can be detected whether the duty width of the high speed clock signal CLKOH is within the specification, and at the strobe positions ⓒ and ⓓ are detected whether the inverted signal of CLKOH, that is, the duty width of CLKOL is within the specification. Can be. Here, the strobe positions ⓐ and ⓑ are in time set 1 (TS1), and the strobe positions ⓒ and ⓓ are in time set 2 (TS2). Here, the time set is for monitoring the clock signal by setting a strobe position in each time set section in order to detect whether the clock generator 120 operates normally.

따라서, 클럭 모니터링 신호(CLKMH, CLKML)가 각 스트로브 위치에서 원하는 레벨을 갖는 것으로 검출되면, 클럭 발생기(120)가 제어 비트(CON_B)에 의해 프로그램된 값으로 동작하고 있다는 사실이 간접적으로 확인될 수 있다. 따라서, 테스터(10)는 이러한 클럭 모니터링 신호(CLKMH, CLKML)에 대해서 도 3(a) 및 3(b)와 같은 스트로브 조건으로 매치를 설정해두고, 매치가 성립되어 클럭 발생기(120)가 정상적이라 판단되면 DUT(140)를 테스트하기 위한 다음 패턴으로 계속 진행한다. 반면, 상기 조건에 대해 매치가 성립되지 않아 클럭 발생기(120)가 비정상적인 것으로 판단되면, 테스터(10)는 클럭 발생기(120)가 비정상적이라는 사실을 경고한다.Therefore, if the clock monitoring signals CLKMH and CLKML are detected to have the desired levels at each strobe position, it can be indirectly confirmed that the clock generator 120 is operating at the value programmed by the control bit CON_B. have. Therefore, the tester 10 sets a match for the clock monitoring signals CLKMH and CLKML in the strobe condition as shown in FIGS. 3A and 3B, and the match is established so that the clock generator 120 is normal. If determined, the process continues to the next pattern for testing the DUT 140. On the other hand, if the clock generator 120 is determined to be abnormal because no match is established for the condition, the tester 10 warns that the clock generator 120 is abnormal.

도 4(a)~4(c)는 도 1에 도시된 테스트 장치에서 이용되는 테스트 패턴을 설명하기 위한 도면으로서, 4(a)는 일반적인 테스트 패턴을 나타내고, 4(b)는 클럭 발생기(120)가 추가된 테스트 조건에서의 테스트 패턴을 나타내고, 4(c)는 테스터(10)에서 인가되는 제어 신호(CON_B)와, 클럭 모니터링 신호(CLKMH, CLKML) 및 반복과 매치 등과 같이 테스트를 위한 모든 조건이 고려된 상태에서의 테스트 패턴을 나타낸다.4 (a) to 4 (c) are diagrams for explaining a test pattern used in the test apparatus shown in FIG. 1, where 4 (a) shows a general test pattern and 4 (b) shows a clock generator 120. FIG. ) Denotes a test pattern under the added test condition, and 4 (c) indicates all the tests for testing such as the control signal CON_B applied from the tester 10, the clock monitoring signals CLKMH and CLKML, and repetition and match. The test pattern under the condition considered is shown.

도 4(a)를 참조하면, P1과 P2는 고속의 반도체 디바이스를 테스트할 수 있는 테스터의 경우에 직접 DUT로 인가되는 정상적인 클럭 신호를 나타내고, P3, P4, P5는 각각 IN, OUT 및 I/O 단자를 통하여 입출력되는 데이타 패턴의 한 예를 나타낸다.Referring to FIG. 4A, P1 and P2 represent normal clock signals applied directly to a DUT in the case of a tester capable of testing a high speed semiconductor device, and P3, P4, and P5 represent IN, OUT, and I / I, respectively. An example of the data pattern input and output through the O terminal is shown.

도 4(b)를 참조하면, 본 발명에서와 같이 저속의 테스터에서 고속 클러킹 디바이스 즉, DUT(140)를 테스트하기 위해, 테스터(10)로부터 클럭 발생기(120)로 인가되는 소스 클럭 신호 패턴(CLKIH, CLKIL)(P1, P2)을 나타낸다. P3~P5는 각각 IN, OUT 및 I/O를 통하여 입출력되는 데이타 패턴을 나타낸다. 즉, 도 4(b)의 실시예에서 클럭 발생기(120)에 인가되는 소스 클럭 신호(CLKIH, CLKIL)는 4(a)에 도시된 DUT의 클럭 신호와 비교할 때, 1/4의 속도라 할 수 있다. 따라서, 클럭 발생기(120)는 DUT(140) 클럭 속도의 1/4의 속도로 인가되는 저속 클럭 신호를 입력하여 4배 빠른 속도를 갖는 고속의 클럭 신호(CLKOH, CLKOL)를 생성한다. 이러한 경우에, DUT(140)는 클럭 발생기(120)로부터 출력되는 고속 클럭 신호(CLKOH, CLKOL)의 2주기마다 테스터로부터 테스트 데이타를 입력받고, 테스트된 데이타를 출력한다. 즉, 클럭 발생기(120)를 이용하여 고속 반도체 디바이스를 테스트하는 경우에, 테스트 속도는 클럭 발생기(120)에서 출력되는 클럭 속도의 1/N 이 되고, 타임 셋(TIME SET)이 하나 증가된다.Referring to FIG. 4 (b), the source clock signal pattern applied from the tester 10 to the clock generator 120 to test the high speed clocking device, that is, the DUT 140 in the low speed tester as in the present invention ( CLKIH, CLKIL) (P1, P2). P3 to P5 represent data patterns input and output through IN, OUT, and I / O, respectively. That is, in the embodiment of FIG. 4 (b), the source clock signals CLKIH and CLKIL applied to the clock generator 120 have a speed of 1/4 when compared to the clock signals of the DUT shown in 4 (a). Can be. Accordingly, the clock generator 120 inputs a low speed clock signal applied at a rate of 1/4 of the clock speed of the DUT 140 to generate high speed clock signals CLKOH and CLKOL having four times the speed. In this case, the DUT 140 receives test data from the tester every two cycles of the high speed clock signals CLKOH and CLKOL output from the clock generator 120, and outputs the tested data. That is, when the high speed semiconductor device is tested using the clock generator 120, the test speed is 1 / N of the clock speed output from the clock generator 120, and a time set is increased by one.

도 4(c)를 참조하면, P1과 P2는 저속 클럭 신호(CLKIH, CLKIL)를 나타내고, P3~P5는 각각 IN, OUT, I/O 단자에서의 테스트 패턴을 나타낸다. 또한, 참조 부호 300은 더미 테스트 패턴을 나타내며, 이는 제어 신호(CON_B)(P6)를 출력하기 위한 제어 신호용 단자와, 클럭 모니터링 신호(CLKMH, CLKML)(P7, P8)를 위한 모니터용 단자들(CLKMH, CLKML)과 같은 리던던트(redundant) 단자를 통하여 인가되는 패턴을 나타낸다. 또한, 참조 부호 310은 클럭 모니터링 신호(CLKMH, CLKML)가 정상 상태가 될 때까지 미리 설정된 스트로브 위치에서 레벨 검출 동작이 반복되는 시점을 나타낸다. 또한, 참조 부호 320은 상기 반복 동작 후에 매치가 이루어져서 클럭 모니터링 신호(CLKMH, CLKML)가 원래의 레벨을 찾고, 클럭 발생기(120)가 정상 동작하게 되는 시점을 나타낸다. 따라서, 매치가 이루어지기 전까지는 테스터 (10)로부터 입력 단자 IN 또는 I/O 단자를 통하여 데이타가 입력되지 않으며, 이로 인해 출력 단자 OUT 또는 I/O단자에서 출력되는 데이타도 존재하지 않는다. 그러나, 매치가 이루어진 후에는 클럭 발생기(120)가 정상 동작하는 것으로 판단되어 입력 단자 IN, 입출력 단자 I/O 및 출력 단자 OUT를 통하여 데이타 입력 및 출력이 이루어진다.Referring to FIG. 4C, P1 and P2 represent low speed clock signals CLKIH and CLKIL, and P3 to P5 represent test patterns at IN, OUT, and I / O terminals, respectively. Further, reference numeral 300 denotes a dummy test pattern, which is a terminal for control signals for outputting the control signal CON_B P6 and terminals for monitors for the clock monitoring signals CLKMH and CLKML P7 and P8. And a pattern applied through redundant terminals such as CLKMH and CLKML. Also, reference numeral 310 denotes a time point at which the level detection operation is repeated at a preset strobe position until the clock monitoring signals CLKMH and CLKML become normal. Also, reference numeral 320 denotes a time point at which a match is made after the repetitive operation so that the clock monitoring signals CLKMH and CLKML find the original level, and the clock generator 120 operates normally. Therefore, no data is input from the tester 10 through the input terminal IN or the I / O terminal until a match is made, and thus there is no data output from the output terminal OUT or the I / O terminal. However, after the match is made, the clock generator 120 is determined to operate normally, and data input and output are performed through the input terminal IN, the input / output terminal I / O, and the output terminal OUT.

이러한 과정을 통하여 저속의 테스터로 고속 클러킹 디바이스를 테스트하고자 할 때, 가장 중요하게 고려되어야 할 클럭 발생기(120)의 불량에 의한 테스트의 오류를 막을 수 있다. 이러한 테스트 오류는 매치를 수행함으로써 방지할 수 있고, 매치가 이루어진 이후에도 테스터는 미리 설정된 스트로브 위치에서 계속 클럭 모니터링 신호를 검사함으로써 정상 동작 여부를 확인한다. 따라서, 테스트 결과가 페일인 경우에, 클럭 발생기(120)에 의한 불량인지, 실제적인 DUT 자체의 불량인지를 쉽게 검출할 수 있다. 부가적으로, 보다 정확한 테스트를 위해서는 오실로스코프 및 지터 미터등과 같은 계측기들을 이용하여 클럭 발생기(120)에서 입출력되는 클럭 신호의 상태를 정확히 검사하는 것도 가능하다.Through this process, when testing a high speed clocking device with a low speed tester, it is possible to prevent a test error due to a failure of the clock generator 120 which should be considered as the most important. This test error can be prevented by performing a match, and even after a match is made, the tester continues to check the clock monitoring signal at a preset strobe position to ensure normal operation. Therefore, when the test result is a failure, it may be easily detected whether the failure is caused by the clock generator 120 or the actual failure of the DUT itself. In addition, for more accurate test, it is also possible to accurately check the state of the clock signal input and output from the clock generator 120 using instruments such as an oscilloscope and jitter meter.

본 발명에 따르면, 클럭 발생기와 분주기를 추가적으로 구현함으로써 저속으로 동작하는 기존의 테스트 장비를 그대로 이용하여 고속의 반도체 디바이스를 테스트할 수 있다는 효과가 있다. 따라서, 고가의 고속 테스트 장비 구입에 따른 비용을 감소시킬 수 있고, 설비 운용을 효율적으로 수행할 수 있으며 클럭 발생기의 사양 선택에 따라서 다양한 디바이스를 테스트할 수 있다는 점에서 적용 범위가 광범위하다는 효과가 있다.According to the present invention, the clock generator and the divider may be additionally implemented to test the high speed semiconductor device using the existing test equipment operating at a low speed. Therefore, the scope of application is broad in that the cost of purchasing expensive and high-speed test equipment can be reduced, the equipment can be efficiently operated, and various devices can be tested according to the clock generator specification. .

Claims (3)

클러킹 속도를 제어하기 위한 소정 비트의 제어 신호와, 저주파수의 제1클럭 신호 및 상기 제1클럭 신호의 반전된 클럭 신호를 발생시키는 테스터;A tester for generating a predetermined bit control signal for controlling a clocking speed, a first clock signal having a low frequency, and an inverted clock signal of the first clock signal; 상기 테스터로부터 인가되는 상기 제1클럭 신호 및 반전된 제1클럭 신호를 입력하고, 상기 제어 신호에 응답하여 상기 제1클럭 신호보다 높은 주파수를 갖는 제2클럭 신호 및 상기 제2클럭 신호의 반전된 클럭 신호를 생성하는 클럭 발생기;Input the first clock signal and the inverted first clock signal applied from the tester, and in response to the control signal, a second clock signal having a higher frequency than the first clock signal and an inverted second clock signal; A clock generator for generating a clock signal; 상기 클럭 발생기에서 발생되는 상기 제2클럭 신호 및 상기 반전된 제2클럭 신호에 응답하여 클러킹되고, 상기 테스터로부터 인가되는 소정의 테스트 데이타에 의해 테스트되는 반도체 디바이스; 및A semiconductor device clocked in response to the second clock signal and the inverted second clock signal generated by the clock generator and tested by predetermined test data applied from the tester; And 상기 제2클럭 신호 및 상기 반전된 제2클럭 신호를 각각 소정율로 분주하여 저주파 클럭 신호로 변환하고, 상기 변환된 저주파 클럭 신호 및 반전된 저주파 클럭 신호를 각각 클럭 모니터링 신호와 반전된 클럭 모니터링 신호로서 출력하는 분주기를 포함하는 것을 특징으로 하는 반도체 디바이스 테스트 장치.The second clock signal and the inverted second clock signal are divided at a predetermined rate and converted into low frequency clock signals, and the converted low frequency clock signal and the inverted low frequency clock signal are respectively clocked and inverted clock monitoring signals. And a divider for outputting the semiconductor device. 제1항에 있어서, 상기 클럭 발생기는,The method of claim 1, wherein the clock generator, 내부에 위상 동기 루프를 구비하고, 상기 위상 동기 루프에 의해서 상기 제2클럭 신호의 상승 또는 하강 엣지를 상기 제1클럭 신호에 동기시키는 것을 특징으로 하는 반도체 디바이스 테스트 장치.And a phase locked loop therein and synchronizing the rising or falling edge of the second clock signal to the first clock signal by the phase locked loop. 제1항에 있어서, 상기 테스터는,The method of claim 1, wherein the tester, 상기 클럭 모니터링 신호 및 상기 반전된 클럭 모니터링 신호를 입력하고, 미리 설정된 스트로브 위치에서 지터 및 듀티를 체크하여 상기 고속의 제2클럭 신호 및 반전된 클럭 신호가 정확하게 출력되는지를 검출하는 것을 특징으로 하는 반도체 디바이스 테스트 장치.Inputting the clock monitoring signal and the inverted clock monitoring signal and checking jitter and duty at a preset strobe position to detect whether the high speed second clock signal and the inverted clock signal are outputted correctly; Device test device.