KR20010045217A - 데이터 검출기 - Google Patents

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KR20010045217A
KR20010045217A KR1019990048424A KR19990048424A KR20010045217A KR 20010045217 A KR20010045217 A KR 20010045217A KR 1019990048424 A KR1019990048424 A KR 1019990048424A KR 19990048424 A KR19990048424 A KR 19990048424A KR 20010045217 A KR20010045217 A KR 20010045217A
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안승원
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박종섭
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Abstract

본 발명은 일정 주기마다 변하는 데이터의 문턱값(threshold) 검출을 단순화된 하드웨어로 구현할 수 있도록한 것으로, m 비트의 이전값(A)과 1의 보수를 취한 n 비트의 기준 문턱값을 입력으로 하는 제 1 MUX부, 반전된 m 비트의 현재값(B)과 결과값중에서 반전되어진 n 비트의 데이터를 입력으로 하는 제 2 MUX부;상기 제 1,2 MUX부에서 각각 출력되는 (m-n)비트의 데이터를 가산하는 (m-n)비트 가산기 및 상기 제 1,2 MUX부에서 각각 출력되는 n 비트의 데이터를 가산하는 n 비트의 가산기;상기 (m-n)비트 가산기에서 출력되는 (m-n)비트의 데이터와 n비트 가산기에서 출력되는 n 비트 데이터를 저장 출력하는 제 1 레지스터, 반전된 (m-n)비트의 데이터와 n 비트 데이터를 저장 출력하는 제 2 레지스터;상기 제 1 레지스터의 n비트의 데이터와 상기 제 2 레지스터에서 출력되는 (m-n)비트의 데이터를 입력으로 하여 상기 (m-n)비트 가산기에서 출력되는 최상위 비트값에 의해 선택되는 절대값을 출력하는 제 3 MUX부; 절대값중에 (m-n)비트의 데이터를 연산하는 제 1 OR 게이트의 출력값과 상기 n 비트 가산기에서 발생하는 오버 플로우값을 OR 연산하여 데이터 문턱값 변화 검출 신호를 출력하는 수단을 포함한다.

Description

데이터 검출기{Data Detector}
본 발명은 데이터 검출 장치에 관한 것으로, 특히 일정 주기마다 변하는 데이터의 문턱값(threshold) 검출을 단순화된 하드웨어로 구현할 수 있도록한 데이터 검출기에 관한 것이다.
도 1은 종래 기술의 데이터 검출기의 구성도이다.
일정 주기로 변하는 데이터 문턱값의 변화를 검출하기 위하여 이전값(A)과 현재값(B)을 다중화하여 출력하는 제 1 MUX부(1), 이전값(A)과 현재값(B)을 다중화하여 출력하는 제 2 MUX부(2)와, 상기 제 1 MUX부(1)에서 선택되어진 출력값을 연산 증폭하는 제 1 연산 증폭부(3)와, 상기 제 2 MUX부(2)에서 선택되어진 출력값을 연산 증폭하는 제 2 연산 증폭부(4)와, 상기 제 1 연산 증폭부(3)의 출력값과 인버터(5)에 의해 반전된 제 2 연산 증폭부(4)의 출력값을 가산하는 m 비트의 가산기(6)와, 상기 가산기(6)의 최상위 비트(MSB)를 제외한 출력값을 저장 출력하는 레지스터(7)와, 상기 가산기(6)의 최상위 비트값에 의해 인에이블되어 상기 레지스터(7)의 출력값을 D 래치 출력하는 D 플립 플롭(8)과, 상기 D 래치된 값과 n 비트의 기준 문턱값을 비교하여 데이터 문턱값의 변화를 검출하는 컴패레이터(comparator)(9)로 구성된다.
이와 같은 종래 기술의 데이터 검출기의 데이터 검출 동작을 설명하면 다음과 같다.
상기 제 1 MUX부(1),제 2 MUX부(2)에 입력되는 이전값(A)과 현재값(B)은 일정 주기마다 포획/수집(capture)되는 데이터의 이전값과 현재값이다.
데이터 검출기는 두값의 차분치의 절대치가 정해진 기준 문터값보다 크다면 데이터의 변화가 있다고 감지하는 회로이다.
먼저, 이전값(A)과 현재값(B)은 데이터 비트 길이에 한 비트(sign bit)가 더해진 포맷이다.
즉, 뺄셈(subtraction)을 하기 위해 두 수의 포맷은 2의 보수를 취하였고, 두 수는 항상 양수이다.
두 값의 차분치의 결과가 음수라면 제 1 연산 증폭부(3)와 제 2 연산 증폭부(4)를 바꾸어 다시 한번 뺄셈을 수행하므로써 차분치의 절대치를 구해낸다.
그리고 그 절대치가 기준 문턱값과 비교되어진다.
이러한 연산 수행시 최악의 경우의 딜레이 타임을 계산해보면 다음과 같다.
최악의 연산 결과는 처음의 결과가 음수로 나올 경우인데 그 경우에는 (A-B의 연산에 의한 딜레이) + (B-A의 연산에 의한 딜레이) + (컴패레이터에 의한 딜레이)이다.
이와 같은 종래 기술의 데이터 검출기는 다음과 같은 문제가 있다.
D 래치된 값과 n 비트의 기준 문턱값을 비교하여 데이터 문턱값의 변화를 검출하기 위하여 컴패레이터(comparator)가 필요하기 때문에 하드웨어의 면적이 커져 이를 장치 구성에 채택하는데 제약이 있다.
또한, 최악의 딜레이 타임이 발생하는 경우를 기준으로 동작 타이밍을 결정하기 때문에 타이밍 딜레이가 크다.
본 발명은 이와 같은 종래 기술의 데이터 검출기의 문제점을 해결하기 위하여 안출한 것으로, 회로 면적 감소와 딜레이 타임의 축소가 가능하도록 일정 주기마다 변하는 데이터의 문턱값(threshold) 검출을 단순화된 하드웨어로 구현할 수 있도록한 데이터 검출기를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 데이터 검출기의 구성도
도 2는 본 발명에 따른 데이터 검출기의 구성도
도면의 주요 부분에 대한 부호의 설명
21. 제 1 MUX부 22. 제 2 MUX부
23. m-n 비트 가산기 24. n 비트 가산기
25. 제 1 레지스터 26. 제 2 레지스터
27. 제 3 MUX부 28. 제 3 레지스터
29. 제 1 OR 게이트 30. 제 2 OR 게이트
31.32.33.34. 인버터 35. 가산 블록 연결부
이와 같은 목적을 달성하기 위한 본 발명에 따른 데이터 검출기는 m 비트의 이전값(A)과 1의 보수를 취한 n 비트의 기준 문턱값을 입력으로 하는 제 1 MUX부, 반전된 m 비트의 현재값(B)과 결과값중에서 반전되어진 n 비트의 데이터를 입력으로 하는 제 2 MUX부;상기 제 1,2 MUX부에서 각각 출력되는 (m-n)비트의 데이터를 가산하는 (m-n)비트 가산기, 상기 제 1,2 MUX부에서 각각 출력되는 n 비트의 데이터를 가산하는 n 비트의 가산기로 구성되는 m 비트의 가산 블록;상기 (m-n)비트 가산기에서 출력되는 (m-n)비트의 데이터와 n비트 가산기에서 출력되는 n 비트 데이터를 저장 출력하는 제 1 레지스터, 반전된 (m-n)비트의 데이터와 반전된 n 비트 데이터를 저장 출력하는 제 2 레지스터;상기 제 1 레지스터의 n비트의 데이터와 상기 제 2 레지스터에서 출력되는 (m-n)비트의 데이터를 입력으로 하여 상기 (m-n)비트 가산기에서 출력되는 최상위 비트값에 의해 선택되는 절대값을 출력하는 제 3 MUX부;상기 제 3 MUX부에서 출력되는 (m-n)비트의 데이터 및 n비트의 데이터를 저장 출력하는 제 3 레지스터 및 그 출력중에 (m-n)비트의 데이터를 OR 연산 출력하는 제 1 OR 게이트;상기 제 1 OR 게이트의 출력값과 상기 n 비트 가산기에서 발생하는 오버 플로우값을 OR 연산하여 데이터 문턱값 변화 검출 신호를 출력하는 제 2 OR 게이트를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 데이터 검출기에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 데이터 검출기의 구성도이다.
본 발명에 따른 데이터 검출기는 먼저, m 비트의 이전값(A)과 1의 보수를 취한 n 비트의 기준 문턱값을 다중화하여 m 비트의 출력값을 출력하는 제 1 MUX부(21)와, 인버터(32)에 의해 반전된 m 비트의 현재값(B)과 결과값중에 비교되어져 인버터(31)에 의해 반전되어진 n 비트의 데이터를 다중화하여 m 비트의 출력값을 출력하는 제 2 MUX부(22)와, 제 1 MUX부(21)에서 출력되는 (m-n)비트의 데이터와 제 2 MUX부(22)에서 출력되는 (m-n)비트의 데이터를 가산하는 (m-n)비트 가산기(23), 제 1 MUX부(21)에서 출력되는 n 비트의 데이터와 제 2 MUX부(22)에서 출력되는 n 비트의 데이터를 가산하는 n 비트의 가산기(24)로 구성되는 m 비트의 가산 블록(200)과, 상기 (m-n)비트 가산기(23)에서 출력되는 (m-n)비트의 데이터와 n비트 가산기(24)에서 출력되는 n 비트 데이터를 저장 출력하는 제 1 레지스터(25)와, 상기 (m-n)비트 가산기(23)에서 출력되어 인버터(33)에의해 반전된 (m-n)비트의 데이터와 n비트 가산기(24)에서 출력되어 인버터(34)에 의해 반전된 n 비트 데이터를 저장 출력하는 제 2 레지스터(26)와, 상기 제 1 레지스터(25)의 n비트의 데이터와 상기 제 2 레지스터(26)에서 출력되는 (m-n)비트의 데이터를 입력으로 하여 상기 (m-n)비트 가산기(23)에서 출력되는 최상위 비트값에 의해 선택되는 절대값을 출력하는 제 3 MUX부(27)와, 상기 제 3 MUX부(27)에서 출력되는 (m-n)비트의 데이터 및 n비트의 데이터를 저장 출력하는 제 3 레지스터(28)와, 상기 제 3 레지스터(28)의 (m-n)비트의 데이터를 OR 연산 출력하는 제 1 OR 게이트(29)와, 상기 제 1 OR 게이트(29)의 출력값과 상기 n 비트 가산기(24)에서 발생하는 오버 플로우값을 OR 연산하여 데이터 문턱값 변화 검출 신호를 출력하는 제 2 OR 게이트(30)를 포함하여 구성된다.
여기서, 상기 제 3 레지스터(28)의 n 비트의 데이터는 인버터(31)를 통하여 반전되어 제 2 MUX부(22)의 입력으로 사용된다.
그리고 상기 n 비트 가산기(24)에서 발생하는 오버 플로우값을 컨트롤 신호에 의해 (m-n)비트 가산기(23)로 선택적으로 전달하는 가산 블록 연결부(35)가 m 비트의 가산 블록(200)내에 구성된다.
이와 같이 구성된 본 발명에 따른 데이터 검출기의 데이터 문턱값 변화 검출 동작은 다음과 같다.
본 발명의 데이터 검출기는 이전값(A)과 현재값(B)의 뺄셈을 행하는 동작에서 현재값(B)의 1의 보수를 취해 진행한다.
그 결과가 음수일 가능성이 있으므로 반전시킨 값을 동시에 출력하고 최상위 비트에 의해 선택되어 절대값이 출력된다.
만약, 결과값중에서 비교되어질 n 비트의 상위비트중에서 한 비트라도 1이 있으면 문턱값의 변화가 있는 것으로 판단한다.
또한, 기준 문턱값과 결과값 n 비트의 차분치를 구해 n 비트 가산기(24)에서 오버 플로우가 발생하면 데이터 문턱값의 변화가 있는 것으로 판단한다.
이와 같이 1의 보수를 취해 뺄셈 동작을 수행하므로 원래의 차분치가 0 과 1 이어도 0으로 나타나게 되는데, 기준 문턱값을 최소한 1 이상으로 하여 회로를 구성하므로 데이터 검출 동작에 영향을 주지 않는다.
이와 같은 본 발명의 데이터 검출기의 딜레이 타임은 (m 비트 가산기에 의한 딜레이 + n 비트의 가산기에 의한 딜레이)로 결정된다.
이와 같이 딜레이 측면에서 (m-n) 비트 가산기의 딜레이 + m 비트 컴패레이터의 딜레이가 줄어든다.
이와 같은 본 발명에 따른 데이터 검출기는 컴패레이터를 채택하지 않으므로 회로 면적이 줄어들어 장치 구성 측면에서 채택 용이성을 확보하는 효과가 있다.
또한, 데이터 변화값 검출 동작의 딜레이를 줄여 소자 동작 속도를 높이는 효과가 있다.

Claims (3)

  1. m 비트의 이전값(A)과 1의 보수를 취한 n 비트의 기준 문턱값을 입력으로 하는 제 1 MUX부, 반전된 m 비트의 현재값(B)과 결과값중에서 반전되어진 n 비트의 데이터를 입력으로 하는 제 2 MUX부;
    상기 제 1,2 MUX부에서 각각 출력되는 (m-n)비트의 데이터를 가산하는 (m-n)비트 가산기, 상기 제 1,2 MUX부에서 각각 출력되는 n 비트의 데이터를 가산하는 n 비트의 가산기로 구성되는 m 비트의 가산 블록;
    상기 (m-n)비트 가산기에서 출력되는 (m-n)비트의 데이터와 n비트 가산기에서 출력되는 n 비트 데이터를 저장 출력하는 제 1 레지스터, 반전된 (m-n)비트의 데이터와 반전된 n 비트 데이터를 저장 출력하는 제 2 레지스터;
    상기 제 1 레지스터의 n비트의 데이터와 상기 제 2 레지스터에서 출력되는 (m-n)비트의 데이터를 입력으로 하여 상기 (m-n)비트 가산기에서 출력되는 최상위 비트값에 의해 선택되는 절대값을 출력하는 제 3 MUX부;
    상기 제 3 MUX부에서 출력되는 (m-n)비트의 데이터 및 n비트의 데이터를 저장 출력하는 제 3 레지스터 및 그 출력중에 (m-n)비트의 데이터를 OR 연산 출력하는 제 1 OR 게이트;
    상기 제 1 OR 게이트의 출력값과 상기 n 비트 가산기에서 발생하는 오버 플로우값을 OR 연산하여 데이터 문턱값 변화 검출 신호를 출력하는 제 2 OR 게이트를 포함하여 구성되는 것을 특징으로 하는 데이터 검출기.
  2. 제 1 항에 있어서, 제 2 MUX부에 입력되는 반전된 n 비트의 결과값 데이터는 제 3 레지스터에서 인버터를 거쳐 출력되는 것을 특징으로 하는 데이터 검출기.
  3. 제 1 항에 있어서, n 비트 가산기에서 발생하는 오버 플로우값을 컨트롤 신호에 의해 (m-n)비트 가산기로 선택적으로 전달하는 가산 블록 연결부가 m 비트의 가산 블록내에 구성되는 것을 특징으로 하는 데이터 검출기.
KR1019990048424A 1999-11-03 1999-11-03 데이터 검출기 KR20010045217A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107147379A (zh) * 2017-04-26 2017-09-08 烽火通信科技股份有限公司 基于fpga的边沿检测方法、***及时钟数据恢复电路

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