KR20010026448A - a field emitter array having metal silicide tips and a method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 금속 실리사이드 전계 방출팁을 가지는 전계 방출 어레이 및 그 제조방법에 관한 것으로, 특히, 금속 전계방출 팁에 실리콘을 증착하여 금속 실리사이드팁을 만들어 방출되는 전류의 변동을 적게 한 금속 실리사이드팁을 구비하는 전계 방출 어레이 및 그 제조방법에 관한 것이다.The present invention relates to a field emission array having a metal silicide field emission tip and a method of manufacturing the same, and more particularly, to a metal silicide tip having a metal silicide tip to form a metal silicide tip, thereby providing a metal silicide tip having a small variation in current emitted. It relates to a field emission array and a method of manufacturing the same.
전계 방출 디스플레이(field emmission display ; FED)는 평판 디스플레이(flat panel display)의 일종으로서, 전계 방출 어레이(field emitter array: FEA)를 그 주요 핵심소자로 하여 이루어진다.Field Emmission Display (FED) is a type of flat panel display, which uses a field emitter array (FEA) as its main core element.
전계 방출 어레이를 구성하는 박막 전계 방출 캐소드(TFFEC: Thin-Film Field Emision Cathode)는 기본적으로 도전체/절연체/도전체의 샌드위치 구조를 하고 있다. 상부 도전체 또는 게이트 박막은 직경 1.0 에서 3㎛까지의 홀(hole)을 가진다. 이 홀을 통하여 절연체에 공동부가 식각된다. 전자빔 증착 공정에 의해 Mo, Nb 및 TiN 등으로 되는 금속 콘이 공동부 내부에 형성되어, 그 기초부가 기질에 부착되고 그 팁이 게이트 박막의 평면에 가까이 위치한다. 또한 금속층 박막(대략 0.4㎛두께)이 산화 실리콘 절연층에 진공 증착되어 게이트 전극을 형성한다. 콘의 재료, 콘의 높이와 팁의 반경 그리고 게이트 홀이 제조기술의 변수이며, 이 변수에 의해 전류-전압 특성 곡선을 제어할 수 있다.Thin-Film Field Emission Cathode (TFFEC), which constitutes the field emission array, basically has a sandwich structure of conductor / insulator / conductor. The upper conductor or gate thin film has holes from 1.0 to 3 μm in diameter. Through this hole, the cavity is etched into the insulator. By the electron beam deposition process, metal cones made of Mo, Nb, TiN, and the like are formed inside the cavity, the base portion of which is attached to the substrate, and the tip thereof is positioned near the plane of the gate thin film. Further, a metal layer thin film (approximately 0.4 mu m thick) was vacuum deposited on the silicon oxide insulating layer to form a gate electrode. The material of the cone, the height of the cone and the radius of the tip, and the gate hole are variables of the manufacturing technique, which control the current-voltage characteristic curve.
이렇게 형성된 전계방출 팁은 장기간 사용에 따른 열화, 10∼100 Hz초 주기의 단기변동, 10내지 100 kHz 범위의 저주파 노이즈(flicker noise)와 100 kHz 이상의 노이즈(shot noise)에 의해 그 전계 방출의 안정성이 저하된다. 또한, 전계방출 팁의 일함수가 변하여 방출전류의 변동이 발생한다(Journal of Applied Physics, Vol. 47, No. 12, P 5255, December 1976).The field emission tips thus formed are stable to field emission due to deterioration with long-term use, short-term fluctuations in the period of 10 to 100 Hz seconds, flicker noise in the range of 10 to 100 kHz, and shot noise above 100 kHz. Is lowered. In addition, the work function of the field emission tip changes, causing variation in the emission current (Journal of Applied Physics, Vol. 47, No. 12, P 5255, December 1976).
본 발명은 상기와 같은 종래의 문제점을 해소하기 위한 것으로,The present invention is to solve the above conventional problems,
본 발명의 목적은 전계방출 팁을 금속 실리사이드팁으로 형성하여 전계방출을 위한 일함수가 감소된 금속 실리사이드 팁을 구비하는 전계 방출 어레이 및 그 제조방법을 제공하는 것이다.It is an object of the present invention to provide a field emission array having a metal silicide tip having a reduced work function for field emission by forming a field emission tip with a metal silicide tip and a method of manufacturing the same.
금속 팁을 금속 실리사이드로 형성하여 일함수가 감소되므로 동일한 동작전압에서 전류방출이 더 클 뿐만아니라 방출전류의 변동이 적고, 각종 잔류 개스에 대하여 반응이 적어 소자의 수명도 길어지게 된다.Since the work tip is reduced by forming the metal tip with the metal silicide, the current emission is not only higher at the same operating voltage, but also the variation of the emission current is small, and the response of various residual gases is small, thereby extending the life of the device.
도 1은 스핀트 타입(Spindt-type) 전계 방출 어레이의 제조방법을 나타내는 설명도,1 is an explanatory diagram showing a method of manufacturing a Spindt-type field emission array;
도 2는 본 발명의 하나의 실시예의 금속 실리사이드 팁을 구비하는 전계 방출 어레이의 제조방법에 의해 실리콘 증착이 완료된 상태의 전계 방출팁의 단면도,2 is a cross-sectional view of a field emission tip in a state in which silicon deposition is completed by a method of manufacturing a field emission array having a metal silicide tip according to one embodiment of the present invention;
도 3a, 3b는 본 발명의 다른 실시예의 금속 실리사이드 팁을 구비하는 전계 방출 어레이의 제조방법에 의해 실리콘 증착부를 형성하는 과정을 보여주는 도면이다.3A and 3B illustrate a process of forming a silicon deposition part by a method of manufacturing a field emission array having a metal silicide tip according to another embodiment of the present invention.
＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
11 : 도전성 기판 12 : 절연층11 conductive substrate 12 insulating layer
13 : 금속 층 14 : 감광막13 metal layer 14 photosensitive film
15 : 분리층 16 : 금속 팁15 separation layer 16 metal tip
20 : 공동부 25, 26, 35 : 실리콘 증착부20: cavity 25, 26, 35: silicon deposition portion
위와 같은 목적을 달성하기 위하여 본 발명에 의한 금속 실리사이드 팁을 구비하는 전계 방출 소자는 도전성 기판과; 상기 도전성 기판 위에 형성되는 절연층과; 상기 절연층을 덮는 금속 층과; 상기 절연층과 금속 층 사이에 형성되고 상기 금속층의 홀에 의해 개구되는 다수의 공동부와; 상기 공동부에 형성되는 원추형 금속 팁과; 상기 금속 팁의 적어도 상층부에 형성되는 금속 실리사이드부로 구성된다.In order to achieve the above object, the field emission device including the metal silicide tip according to the present invention includes a conductive substrate; An insulating layer formed on the conductive substrate; A metal layer covering the insulating layer; A plurality of cavities formed between the insulating layer and the metal layer and opened by the holes of the metal layer; A conical metal tip formed in said cavity; It consists of the metal silicide part formed in the at least upper layer part of the said metal tip.
본 발명에 의한 금속 실리사이드 팁을 구비하는 전계 방출 어레이의 제조방법의 하나는 스핀트 타입(Spindt-type) 전계 방출 소자를 제조하고, 그 금속 팁의 표면에 대략 50∼500 Å두께의 실리콘 증착부를 형성하는 단계와; 고속 열처리 공정에 의해 불활성 기체 분위기 하에서 실리콘 증착부와 금속 팁을 어닐링하여 금속 실리사이드부를 형성하는 단계로 구성된다.One method for manufacturing a field emission array having a metal silicide tip according to the present invention is to manufacture a Spindt-type field emission device, and a silicon deposition portion having a thickness of approximately 50 to 500 microns on the surface of the metal tip. Forming; Annealing the silicon deposition portion and the metal tip in an inert gas atmosphere by a high speed heat treatment process to form a metal silicide portion.
본 발명에 의한 금속 실리사이드 팁을 구비하는 전계 방출 어레이의 다른 제조방법은 스핀트 타입(Spindt-type) 전계 방출 어레이를 제조하는 과정 중 금속 증착에 의해 도전성 기판 위에 원추형의 금속 팁을 형성하는 단계에서 분리층 위에 증착되는 금속 층이 게이트 홀을 막기 전에 금속층의 증착을 완료하여 원뿔대 형상의 금속팁을 형성하는 단계와; 상기 금속층의 위에 실리콘을 증착하여 금속층의 홀을 통해서 원뿔대 형상의 금속 팁의 꼭대기 부분에 대략 200∼300 Å의 두께로 원뿔형의 실리콘 증착부를 형성하여 원뿔형의 전계방출 팁을 완성하는 단계와; 금속 층 위의 분리층만을 선택적으로 식각하여 분리층과 그 위의 금속 층을 제거하는 단계와; 고속 열처리 공정에 의해 불활성 기체 분위기하에서 원뿔형의 실리콘 증착부와 금속 팁을 어닐링하여 금속 실리사이드부를 형성하는 단계로 구성된다.Another method of fabricating a field emission array having a metal silicide tip according to the present invention is to form a conical metal tip on a conductive substrate by metal deposition during the manufacture of a spindt-type field emission array. Completing the deposition of the metal layer to form a truncated conical metal tip before the metal layer deposited on the separation layer blocks the gate hole; Depositing silicon on the metal layer to form a conical silicon deposition portion having a thickness of approximately 200 to 300 Å at the top of the truncated conical metal tip through the hole of the metal layer to complete the conical field emission tip; Selectively etching only the separation layer over the metal layer to remove the separation layer and the metal layer thereon; Annealing the conical silicon deposition portion and the metal tip in an inert gas atmosphere by a high-speed heat treatment process to form a metal silicide portion.
상기와 같이 구성된 본 발명을 실시예를 들어 첨부된 도면에 의거 상세히 설명한다.An embodiment of the present invention configured as described above will be described in detail with reference to the accompanying drawings.
먼저, 공지된 소위 스핀트 타입(Spindt-type) 전계 방출 어레이의 제조방법이 도 1에 도시되어 있다. 유리기판 위에 도전막을 형성하거나 실리콘 웨이퍼(11)를 도핑한 후 절연층(12)을 형성하고 그 위에 금속 층(13)을 증착하여 게이트 전극을 형성한다. 감광막(14)를 이용한 사진식각(photolithography)기술을 이용하여 미세 게이트 홀(14') 패턴을 형성한다(도 1a). 이후 게이트 홀 부분의 금속 층 및 절연층을 연속적으로 식각하여 도 1b에 도시된 바와 같은 형상을 만든다.First, a known method of making a Spindt-type field emission array is shown in FIG. After the conductive film is formed on the glass substrate or the silicon wafer 11 is doped, the insulating layer 12 is formed and the metal layer 13 is deposited thereon to form a gate electrode. The fine gate hole 14 ′ pattern is formed using a photolithography technique using the photosensitive film 14 (FIG. 1A). Thereafter, the metal layer and the insulating layer of the gate hole portion are sequentially etched to form a shape as shown in FIG. 1B.
이 기판을 전자총 증착기에 장착하고 증착물질이 기판면에 대해 경사방향(grazing angle)을 이루며 증착되도록 하여 분리층(parting layer)(15)을 형성하고다시 게이트 홀(14') 패턴에 의해 홀(15')을 식각한다(도 1c). 이어서 증착물질이 기판면에 대해 수직으로 입사하도록 금속 층을 증착하면 게이트홀(14') 아래쪽의 실리콘 기판(11) 위와 함께 분리층(15) 위에도 금속이 쌓여서 증착됨에 따라 게이트 홀(14') 위의 부분이 점점 작아지면서, 결국 막혀지고 내부에 공간(20)이 생기고 결과적으로 도핑된 실리콘 기판(11) 위에는 원추형의 전계 방출 팁(16)이 형성된다(도 1d). 게이트 전극(13)층 위의 분리층(15)만을 선택적으로 식각하면 분리층(15) 위의 팁 물질(금속)이 리프트 오프(lift-off)되어 도 1e와 같은 최종 소자의 형상을 얻을 수 있다.The substrate is mounted on an electron gun evaporator, and the deposition material is deposited at a grazing angle with respect to the substrate surface to form a partitioning layer 15. The hole is formed by the gate hole 14 'pattern. 15 ') is etched (FIG. 1C). Subsequently, when the metal layer is deposited so that the deposition material is perpendicular to the substrate surface, the metal is stacked and deposited on the separation layer 15 as well as on the silicon substrate 11 below the gate hole 14 '. As the upper portion becomes smaller and smaller, there is eventually clogged, space 20 formed therein, and consequently a conical field emission tip 16 is formed over the doped silicon substrate 11 (FIG. 1D). If only the separation layer 15 on the gate electrode 13 layer is selectively etched, the tip material (metal) on the separation layer 15 is lifted off to obtain the shape of the final device as shown in FIG. have.
전계 방출 어레이에서 방출되는 전류의 요동은 전계 방출 팁(에미터)물질의 일함수가 클 수록 커진다. 따라서, 전계 방출 팁의 일함수를 작게 함으로써 방출전류의 요동을 적게 할 수 있다. 금속보다 금속 실리사이드의 일함수가 낮기 때문에 실리사이드에서는 금속보다 낮은 전압에서 동요가 적은 방출전류를 얻을 수 있다.The fluctuations of the current emitted from the field emission array become larger as the work function of the field emission tip (emitter) material increases. Therefore, the fluctuation of the emission current can be reduced by reducing the work function of the field emission tip. Since the work function of the metal silicide is lower than that of the metal, the silicide emits less fluctuation current at a lower voltage than the metal.
한편, 금속 실리사이드는 금속 이나 실리콘 보다 산화에 대한 저항성이 크고, 더 높은 전기전도도, 열전도도를 가지며 화학 반응에 대하여 실리콘이나 금속보다 진공중에 잔류하는 각종 개스와의 화학 반응에 민감하지 않다. 금속 실리사이드의 이러한 성질에 착안하여, 금속 팁의 표면의 오염이 적게 되도록 하기 위한 방법으로서, 금속 팁의 표면에 금속 실리사이드 부를 형성하도록 하여 본 발명을 완성하였다.Metal silicides, on the other hand, are more resistant to oxidation than metals and silicon, have higher electrical and thermal conductivity, and are less sensitive to chemical reactions with various gases remaining in vacuum than silicon or metals for chemical reactions. In view of this property of the metal silicide, as a method for reducing the contamination of the surface of the metal tip, the present invention has been completed by forming the metal silicide portion on the surface of the metal tip.
도 2는 본 발명의 하나의 실시예의 금속 실리사이드 팁을 구비하는 전계 방출 어레이의 제조방법에 의해 실리콘 도핑이 완료된 상태의 전계 방출팁의 단면도를 보여주는 도면이다.2 is a view showing a cross-sectional view of the field emission tip of the silicon doping is completed by the method of manufacturing a field emission array having a metal silicide tip of one embodiment of the present invention.
도전성 기판(11)은 얇은 실리콘 판이나 유리 기판 위에 도전성막을 입힌 기판으로 형성되며, 실리콘판이 경우 높은 농도로 도핑된 n+형 실리콘 기판이 더욱 좋다. 상기 도전성 기판(11) 위에 산화 실리콘(SiO2) 등으로 절연층(12)이 형성되어 있다. 상기 절연층(12)을 덮도록 형성된 금속층(13)이 게이트 전극이 되며, 직경 1.0 에서 3㎛까지의 홀(15')을 가진다. 금속 층(13)과 절연층(12) 사이에 공동부(20)가 형성되어 있다. 금속 팁(16)은 Mo, Ti, Co, Ni, Cr, W, Nb 등으로 되며, 전자빔 증착공정에 의해 공동부(20) 내에 형성되며, 그 뾰족한 끝이 상부 금속 층(13) 가까이에 위치한다. 금속팁(16)의 표면과 금속 층(13)의 표면에 실리콘 증착부(25, 26)가 형성되어 있다.The conductive substrate 11 is formed of a thin silicon plate or a substrate coated with a conductive film on a glass substrate. In the case of the silicon plate, an n + type silicon substrate doped at a high concentration is more preferable. The insulating layer 12 is formed of silicon oxide (SiO 2 ) or the like on the conductive substrate 11. The metal layer 13 formed to cover the insulating layer 12 becomes a gate electrode, and has a hole 15 'having a diameter of 1.0 to 3 mu m. A cavity 20 is formed between the metal layer 13 and the insulating layer 12. The metal tip 16 is made of Mo, Ti, Co, Ni, Cr, W, Nb, etc., and is formed in the cavity 20 by an electron beam deposition process, the sharp end of which is located near the upper metal layer 13. do. Silicon deposition portions 25 and 26 are formed on the surface of the metal tip 16 and the surface of the metal layer 13.
도 2의 실시예에 의해 금속 실리사이드 팁을 구비하는 전계 방출 어레이는 다음과 같이 제조한다. 스핀트 타입(Spindt-type) 전계 방출 소자를 제조하고, 그 금속 팁(16)의 표면에 대략 50∼500 Å의 두께로 실리콘 증착부(25)를 형성한다. 주위의 수분과 산소를 제거하고 고속 열처리 공정에 의해 불활성 기체 분위기하에서 실리콘 증착부(25)와 금속 팁(16)을 어닐링하여 금속 실리사이드부(도시하지 않음)를 형성한다.By the embodiment of Figure 2 a field emission array with a metal silicide tip is prepared as follows. Spindt-type field emission devices are fabricated, and silicon deposition portions 25 are formed on the surface of the metal tips 16 to a thickness of approximately 50 to 500 mm 3. Moisture and oxygen in the surroundings are removed and the silicon deposition portion 25 and the metal tip 16 are annealed under an inert gas atmosphere by a high-speed heat treatment process to form a metal silicide portion (not shown).
실리콘 증착부(25)(26)는 전자 빔 증착공정에 의해 금속 팁(16) 및 금속층(13)의 표면에 대략 50∼500 Å의 두께로 실리콘을 증착하여 이루어진다. 실리콘 증착부(25)와 금속팁(16)을 고속 열처리 공정에 의해 불활성 기체 분위기하에서 어닐링함으로써 실리콘 증착부(25)와 금속팁(16)의 경계선의 양측에 금속실리사이드부가 형성되는데, 실리콘 증착부(25)의 두께 및 어닐링 조건에 따라 금속 실리사이드화 되지 않고 남은 실리콘은 식각하여 제거한다.The silicon deposition portions 25 and 26 are formed by depositing silicon on the surfaces of the metal tip 16 and the metal layer 13 by a thickness of approximately 50 to 500 mW by an electron beam deposition process. By annealing the silicon deposition portion 25 and the metal tip 16 in an inert gas atmosphere by a high-speed heat treatment process, metal silicide portions are formed on both sides of the boundary between the silicon deposition portion 25 and the metal tip 16. According to the thickness and annealing conditions of (25), the silicon remaining without metal silicide is etched away.
도 3a, 3b는 본 발명의 다른 실시예의 금속 실리사이드 팁을 구비하는 전계 방출 어레이의 제조방법에 의해 실리콘 증착부를 형성하는 과정을 보여주는 도면이다.3A and 3B illustrate a process of forming a silicon deposition part by a method of manufacturing a field emission array having a metal silicide tip according to another embodiment of the present invention.
본 실시예의 전계 방출 어레이는 실리콘 증착부(35)(35')를 제외하고는 앞서의 실시예와 동일한 과정에 의해 형성된다. 본 실시예에서는 도 1a-1e에 도시된 공정중에서 도 1c의 분리층(15)의 홀(15')을 톤해 금속팁(16)을 형성하면서 금속 층(16')의 구멍이 막히기 직전의 적당한 시기에 금속팁(16)과 금속 층(16')의 증착을 끝내고 이렇게 형성된 원뿔대 형상의 금속팁(16)의 정상부 및 금속층(16') 위에 실리콘 증착부(35)(35')를 형성하며, 이때 원뿔대 형상의 금속 팁(16) 위의 실리콘 증착부(35)의 두께는 대략 200∼300 Å이 적당하다. 그 후 도 2의 실시예와 마찬가지로 불활성 기체 분위기하에서 실리콘 증착부(35)와 금속팁(16)을 어닐링하여 금속실리사이드 팁을 형성하는데, 이 경우 실리콘 증착부(35)에 금속 실리사이드화 되지 않은 부분이 없도록 어닐링 조건을 만드는 것이 바람직하다.The field emission array of this embodiment is formed by the same process as in the previous embodiment except for the silicon deposition portions 35 and 35 '. In this embodiment, in the process shown in FIGS. 1A-1E, the hole 15 ′ of the separation layer 15 of FIG. 1C is toned to form the metal tip 16 while immediately forming the metal tip 16. Finishes the deposition of the metal tip 16 and the metal layer 16 'at the time and forms the silicon deposition portions 35 and 35' on the top of the conical shaped metal tip 16 and the metal layer 16 '. In this case, the thickness of the silicon deposition portion 35 on the truncated metal tip 16 is suitably about 200 to 300 mm 3. Thereafter, as in the embodiment of FIG. 2, the silicon deposition portion 35 and the metal tip 16 are annealed under an inert gas atmosphere to form a metal silicide tip. In this case, the portion of the silicon deposition portion 35 that is not metal silicided is formed. It is desirable to create annealing conditions so that there is no.
위에서는 본 발명의 실시예를 전계 방출 어레이를 예를 들어 설명하였으나, 본 발명의 정신을 벗어나지 않는 범위 내에서 여러가지의 변형과 개선이 가능함은 물론이다. 예를들어, 트랜지스터등 전계 방출 금속팁을 갖는 다른 소자의 제조에 있어서도 본 발명을 적용할 수 있다. 이처럼 본 발명은 위의 설명에 의해 제한되지 않으며, 특허청구의 범위에 정의된 바에 의해서만 제한이 가능하다.Although the embodiment of the present invention has been described with reference to the field emission array as an example, various modifications and improvements can be made without departing from the spirit of the present invention. For example, the present invention can be applied to the production of other devices having field emission metal tips such as transistors. As such, the invention is not limited by the above description, but may be limited only by what is defined in the claims.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 전계 방출 팁의 표면에 금속 실리사이드 부를 형성하여 그 팁의 일 함수를 감소시켜 낮은 전압에서 전자를 방출시킴으로써 저전압 구동이 가능하고, 시간에 따른 전자방출의 요동을 개선할 수 있다. 또한, 각종 기체와의 반응을 줄여 오염을 방지함으로써 장시간 동작이 가능하다.As described above, according to the present invention, by forming a metal silicide portion on the surface of the field emission tip to reduce the work function of the tip to emit electrons at a low voltage, it is possible to drive a low voltage, fluctuation of electron emission over time Can be improved. In addition, it is possible to operate for a long time by reducing the reaction with various gases to prevent contamination.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |