KR20010025972A - Method of forming interconnection layer in semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing an interconnection of a semiconductor device is provided to form a reliable interconnection, by burying a trench without forming a void or seam. CONSTITUTION: An insulating layer(102) is dry-etched on a condition of the first pressure and the first power to form a trench having desired sidewall angel and depth of a trench. A dry etch process is performed on a condition of the second pressure higher than the first pressure and the second power lower than the first power to eliminate a fine trench and to make the bottom of the trench have a flat surface or round profile.

Description

반도체 장치의 배선 형성방법{Method of forming interconnection layer in semiconductor device}Method of forming interconnection layer in semiconductor device

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 상감(damascene) 공정을 이용하여 금속 배선을 형성하는데 있어서 트렌치의 바닥 부위에 미세 트렌치(micro-trench)가 발생하는 것을 방지할 수 있는 반도체 장치의 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to prevent micro-trench from occurring in the bottom portion of a trench in forming a metal wiring by using a damascene process. A wiring forming method of a semiconductor device.

반도체 장치가 고집적화됨에 따라 각각의 소자를 연결하기 위한 금속 배선의 저항 및 배선과 배선 사이의 기생 캐패시턴스의 증가로 인한 속도의 감소가 큰 문제로 대두되고 있다. 특히, 트랜지스터의 디자인 룰이 0.25μm 이하인 반도체 장치에서는 트랜지스터에 의한 속도 지연보다 배선의 RC 지연이 더 크게 작용하여 트랜지스터의 게이트 길이를 줄이더라도 속도의 개선 효과를 기대할 수 없는 수준에 이르렀다. 이에 따라, 이제까지 금속 배선 공정은 알루미늄(aluminum; Al)을 스퍼터(sputter) 방식으로 증착하여 형성하는 것이 그 주류를 이루고 있었으나, 최근에는 배선 저항이 알루미늄에 비하여 약 1/3 정도인 구리(copper; Cu)를 배선으로 사용하기 위한 시도가 많이 진행되고 있다.As semiconductor devices have been highly integrated, a decrease in speed due to an increase in the resistance of the metal wiring for connecting each element and the parasitic capacitance between the wiring and the wiring has become a big problem. In particular, in semiconductor devices having a transistor design rule of 0.25 μm or less, the RC delay of the wiring acts more than the speed delay caused by the transistor. Thus, even if the gate length of the transistor is reduced, the speed improvement effect cannot be expected. Accordingly, the metal wiring process has been mainly formed by depositing aluminum (Aluminum) in a sputtering method, but recently copper has a wiring resistance of about 1/3 compared to aluminum; Attempts have been made to use Cu) as wiring.

한편, 반도체 장치의 배선 구조가 다층화됨에 따라 콘택홀의 어스펙트비(aspect ratio)가 증가하여 비평탄화, 불량한 단차 도포성(step coverage), 잔류성 금속에 의한 쇼트, 낮은 수율, 및 신뢰성의 열화 등과 같은 문제들이 발생하게 된다. 이에 따라, 최근에는 이러한 문제들을 해결하기 위한 새로운 배선 기술로서, 절연층을 식각하여 트렌치를 형성한 후 트렌치를 완전히 매립하도록 금속층을 증착하고 절연층 상의 과도한 금속층을 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 제거하여 트렌치의 내부에 금속 배선을 형성하는 상감 공정이 각광받고 있다. 따라서, 상감 공정에 의하면 절연층 내의 트렌치 영역에 금속 배선이 음각으로 형성되며, 주로 라인/스페이스(line and space) 패턴으로 금속 배선을 형성하고 있다.On the other hand, as the wiring structure of the semiconductor device is multilayered, the aspect ratio of the contact hole increases, such as unplanarization, poor step coverage, short due to residual metal, low yield, and deterioration of reliability. Problems arise. Accordingly, in recent years, as a new wiring technology to solve these problems, etching the insulating layer to form a trench, depositing a metal layer to completely fill the trench, and chemical mechanical polishing (CMP) of the excess metal layer on the insulating layer The damascene process of removing the metal wire and forming the metal wiring inside the trench has been spotlighted. Therefore, according to the damascene process, metal wirings are engraved in the trench regions in the insulating layer, and the metal wirings are mainly formed in a line / space pattern.

도 1 내지 도 2는 종래의 상감 공정을 이용한 반도체 장치의 배선 형성방법을 설명하기 위한 단면도들이다.1 to 2 are cross-sectional views illustrating a wiring forming method of a semiconductor device using a conventional damascene process.

도 1을 참조하면, 트랜지스터나 비트라인, 또는 캐패시터의 플레이트 전극와 같은 전도성 물질로 이루어진 하지층(10)이 형성되어 있는 반도체 기판의 상부에 절연층(12)을 증착한다. 절연층(12)의 상부에 포토레지스트막을 도포한 후, 이를 노광 및 현상하여 배선이 형성될 영역을 정의하도록 포토레지스트 패턴(14)을 형성한다.Referring to FIG. 1, an insulating layer 12 is deposited on a semiconductor substrate on which a base layer 10 made of a conductive material such as a transistor, a bit line, or a plate electrode of a capacitor is formed. After the photoresist film is applied on the insulating layer 12, the photoresist pattern 14 is formed to expose and develop the photoresist layer to define a region where the wiring is to be formed.

이어서, 포토레지스트 패턴(14)을 식각 마스크로 이용하여 절연층(12)을 플라즈마 식각 방법에 의해 소정 깊이로 건식 식각함으로써 그 내부에 배선이 형성되어질 트렌치(16)를 형성한다.Subsequently, the photoresist pattern 14 is used as an etching mask to dry-etch the insulating layer 12 to a predetermined depth by a plasma etching method to form trenches 16 in which wirings are to be formed.

도 2를 참조하면, 에싱 및 스트립 공정을 통해 포토레지스트 패턴(14)을 제거한다. 이어서, 도시하지는 않았으나, 결과물의 상부에 트렌치(16)를 충분히 매립할 수 있을 정도의 두께로 구리를 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의해 증착한 후, CMP 공정을 통해 절연층(12)의 표면이 노출될 때까지 구리층을 연마하여 트렌치(16)의 내부에 구리 배선을 형성한다.Referring to FIG. 2, the photoresist pattern 14 is removed through an ashing and stripping process. Subsequently, although not shown, copper is deposited by a chemical vapor deposition (CVD) method to a thickness sufficient to fill the trench 16 on the top of the resultant, and then an insulating layer ( The copper layer is polished until the surface of 12) is exposed to form copper interconnects in the trench 16.

상술한 종래 방법에 의하면, 트렌치를 형성하기 위한 플라즈마 식각 공정시 트렌치 바닥(bottom)의 측벽 쪽으로 미세 트렌치(도 2의 점선 부위 참조)가 형성되는 문제가 발생한다. 이를 보다 상세히 설명하면 다음과 같다.According to the conventional method described above, a problem arises in that a fine trench (see dotted line in FIG. 2) is formed toward the sidewall of the trench bottom during the plasma etching process for forming the trench. This will be described in more detail as follows.

플라즈마 식각 공정에 의하면, 플라즈마 상태에서 가스들이 이온, 전자, 활성 래디칼 등의 여러 가지 형태의 입자들로 해리되어 각기 기판에서 포토레지스트 패턴에 의해 가려지지 않은 영역(즉, 식각하고자 하는 영역)의 원자들과 결합하여 새로운 생성물을 만들면서 기판 표면으로부터 제거된다. 이때, 도 1에 도시한 바와 같이 플라즈마 쉬스(sheath) 내에서 전자의 등방성 유동(isotropic flux) 특성과 이온의 지향성 유동(directional flux) 특성에 의해 절연층(12)의 표면에 국부적 충전(local charging)이 야기된다. 이러한 국부적 충전은 이온 유동의 편향을 초래하여 트렌치 바닥의 모퉁이 쪽으로 이온 충격이 집중되면서 미세 트렌치를 형성하게 된다.According to the plasma etching process, in a plasma state, gases are dissociated into various types of particles such as ions, electrons, active radicals, and the like, each of which is an atom of an area (ie, an area to be etched) on the substrate that is not covered by the photoresist pattern It is removed from the substrate surface in combination with these to form a new product. In this case, as shown in FIG. 1, local charging is performed on the surface of the insulating layer 12 by isotropic flux of electrons and directional flux of ions in a plasma sheath. ) Is caused. This local filling results in deflection of the ion flow, which concentrates the ion bombardment toward the corner of the trench bottom, forming a fine trench.

이러한 미세 트렌치는 후속 공정에서 구리층을 증착할 때 매립 불량을 초래하여 트렌치의 내부에 보이드(void)를 형성하게 된다. 이에 따라, 배선 불량이나 신뢰성 저하와 같은 문제가 발생하게 되며, 특히 1μm 이상의 깊은 트렌치를 형성할 때 더욱 심각한 문제가 초래된다.These fine trenches cause voids in the deposition of the copper layer in subsequent processes to form voids in the trench. As a result, problems such as poor wiring and reduced reliability occur, and more serious problems are caused, particularly when forming a deep trench of 1 μm or more.

통상적으로, 트렌치는 보이드의 형성없이 CVD 방법에 의해 매립되기 위하여 그 측벽 프로파일이 약 85°∼ 90°의 각도를 갖도록 조절되는데, 이와 같이 거의 수직의 프로파일을 갖도록 식각을 진행하기 위해서는 낮은 압력과 높은 전력이 요구된다. 따라서, 수직 식각 조건에 의하면 플라즈마 밀도와 전하 축적이 증가하여 미세 트렌치가 더욱 쉽게 형성된다. 이에 반하여, 플라즈마 식각시 압력을 높이고 전력을 낮추게 되면, 미세 트렌치의 형성이 감소하여 트렌치의 바닥이 평평하거나 둥근 프로파일을 가질 수 있지만 원하는 측벽 각도 및 깊이를 갖는 트렌치를 형성할 수 없게 된다.Typically, the trench is adjusted such that its sidewall profile has an angle of about 85 ° to 90 ° in order to be buried by the CVD method without the formation of voids. Power is required. Accordingly, the vertical etching conditions increase the plasma density and charge accumulation, thereby making it easier to form fine trenches. On the other hand, increasing the pressure and lowering the power during plasma etching reduces the formation of fine trenches so that the bottom of the trench may have a flat or rounded profile, but it is impossible to form a trench having a desired sidewall angle and depth.

따라서, 본 발명의 목적은 상감 공정을 이용하여 금속 배선을 형성하는데 있어서 트렌치의 바닥 부위에 미세 트렌치가 발생하는 것을 방지하여 트렌치의 바닥이 평평하거나 둥근 프로파일을 갖도록 하는 반도체 장치의 배선 형성방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method for forming a wiring of a semiconductor device in which a fine trench is formed in a bottom portion of a trench in forming a metal wiring using an inlay process so that the bottom of the trench has a flat or rounded profile. It is.

도 1 내지 도 2는 종래의 상감 공정을 이용한 반도체 장치의 배선 형성방법을 설명하기 위한 단면도들이다.1 to 2 are cross-sectional views illustrating a wiring forming method of a semiconductor device using a conventional damascene process.

도 3 내지 도 7은 본 발명에 의한 반도체 장치의 배선 형성방법을 설명하기 위한 단면도들이다.3 to 7 are cross-sectional views illustrating a wiring forming method of a semiconductor device according to the present invention.

＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

100 : 하지층 102 : 절연층100: base layer 102: insulating layer

104 : 포토레지스트 패턴 106 : 제1 트렌치104: photoresist pattern 106: first trench

108 : 하부 배선 110 : 층간 절연층108: lower wiring 110: interlayer insulating layer

112 : 제2 트렌치 114 : 비어 홀112: second trench 114: beer hall

116 : 금속층116: metal layer

상기 목적을 달성하기 위하여 본 발명은, 절연층을 트렌치 식각하여 상기 트렌치의 내부에 금속 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 상기 트렌치를 식각하는 단계는: 상기 절연층을 제1 압력 및 제1 전력의 조건으로 건식 식각하여 원하는 측벽 각도와 깊이로 트렌치를 형성하는 제1 단계; 그리고 상기 제1 압력보다 높은 제2 압력 또는 상기 제1 전력보다 낮은 제2 전력의 조건으로 건식 식각하여 상기 제1 단계에서 형성된 미세 트렌치를 제거하고 상기 트렌치의 바닥을 평평하거나 둥근 프로파일로 형성하는 제2 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor device in which the trench is etched in the insulating layer to form a metal wiring in the trench, wherein the etching of the trench comprises: Dry etching under conditions of a first power to form a trench at a desired sidewall angle and depth; And dry etching under conditions of a second pressure higher than the first pressure or a second power lower than the first power to remove the fine trenches formed in the first step and to form the bottom of the trench in a flat or round profile. Provided is a method for manufacturing a semiconductor device, comprising two steps.

바람직하게는, 제1 단계 및 제2 단계는 CxFy 또는 CxHyFz 계의 플라즈마를 사용한다. 제2 단계는 제1 단계에서 사용된 CxFy 또는 CxHyFz 가스의 유량보다 많은 유량의 CxFy 또는 CxHyFz 가스를 사용한다.Preferably, the first and second steps use a CxFy or CxHyFz-based plasma. The second stage uses a CxFy or CxHyFz gas at a flow rate higher than that of the CxFy or CxHyFz gas used in the first step.

바람직하게는, 제2 단계 후, 미세 트렌치를 제거할 수 있는 조건으로 건식 식각하는 단계를 1회 이상 더 구비한다.Preferably, after the second step, the method may further include dry etching one or more times under conditions in which the fine trenches may be removed.

상술한 바와 같이 본 발명에 의하면, 제1 단계로서 수직 프로파일을 구현할 수 있는 조건으로 절연층을 식각하여 원하는 측벽 각도와 깊이로 트렌치를 형성한 후, 제2 단계로서 라운드 프로파일을 구현할 수 있는 조건으로 절연층을 식각한다. 따라서, 제1 단계에 의해 원하는 측벽 각도와 적정 깊이로 트렌치를 형성하며, 제2 단계에 의해 제1 단계에서 형성된 미세 트렌치를 제거하고 트렌치의 바닥을 평평하거나 둥근 프로파일로 형성한다.As described above, according to the present invention, a trench is formed by etching an insulating layer under a condition capable of implementing a vertical profile as a first step, and then a round profile is implemented as a second step. Etch the insulating layer. Thus, the first step forms a trench at the desired sidewall angle and proper depth, the second step removes the fine trench formed in the first step and forms the bottom of the trench in a flat or rounded profile.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3 내지 도 7은 본 발명에 의한 반도체 장치의 배선 형성방법을 설명하기 위한 단면도들로서, 비어 플러그와 금속 배선을 동시에 형성하는 이중-상감(dual damascene) 공정을 예시한다.3 to 7 are cross-sectional views illustrating a method for forming a wiring of a semiconductor device according to the present invention and illustrate a dual damascene process of simultaneously forming a via plug and a metal wiring.

도 3을 참조하면, 트랜지스터나 비트라인, 또는 캐패시터의 플레이트 전극와 같은 전도성 물질로 이루어진 하지층(100)이 형성되어 있는 반도체 기판의 상부에 산화막을 증착하여 절연층(102)을 형성한다. 절연층(102)의 상부에 포토레지스트막을 도포한 후, 이를 노광 및 현상하여 배선이 형성될 영역을 정의하도록 포토레지스트 패턴(104)을 형성한다.Referring to FIG. 3, an insulating layer 102 is formed by depositing an oxide film on an upper portion of a semiconductor substrate on which a base layer 100 made of a conductive material such as a transistor, a bit line, or a plate electrode of a capacitor is formed. After the photoresist film is applied on the insulating layer 102, the photoresist pattern 104 is formed to expose and develop the photoresist layer to define a region where the wiring is to be formed.

도 4를 참조하면, 포토레지스트 패턴(104)을 식각 마스크로 이용하여 절연층(102)을 플라즈마 식각 방법에 의해 소정 깊이로 건식 식각함으로써 그 내부에 배선이 형성되어질 제1 트렌치(106)를 형성한다. 바람직하게는, 플라즈마 식각은 CxFy 또는 CxHyFz 가스를 베이스로 하여 CO, O2, N2및 Ar의 군에서 선택된 적어도 하나의 혼합 가스의 플라즈마를 사용한다.Referring to FIG. 4, by using the photoresist pattern 104 as an etching mask, the insulating layer 102 is dry etched to a predetermined depth by a plasma etching method to form a first trench 106 in which wirings are to be formed. do. Preferably, the plasma etching uses a plasma of at least one mixed gas selected from the group of CO, O 2 , N 2 and Ar based on the CxFy or CxHyFz gas.

본 발명의 바람직한 일 예에 의하면, 유도 결합 플라즈마(Inductively Coupled Plasma; ICP) 형태의 식각 장비에서, 1000∼3000W의 소오스 전력, 500∼2000W의 바이어스 전력 및 500mTorr 이하의 압력 조건 하에서 유량이 30sccm 이하인 C4F8가스와 O2및 N2가스의 혼합 가스 플라즈마를 사용하여 약 85°∼ 90°의 측벽 각도 및 약 1μm 의 깊이를 갖는 제1 트렌치(106)를 형성한다.According to a preferred embodiment of the present invention, in an inductively coupled plasma (ICP) -type etching equipment, C having a flow rate of 30 sccm or less under a source power of 1000 to 3000 W, a bias power of 500 to 2000 W, and a pressure of 500 mTorr or less. A mixed gas plasma of 4 F 8 gas and O 2 and N 2 gas is used to form a first trench 106 having a sidewall angle of about 85 ° to 90 ° and a depth of about 1 μm.

상술한 제1 단계의 식각 공정에 의하면, 제1 트렌치(106)의 측벽이 85°∼ 90°의 수직 프로파일을 구현할 수 있는 반면 제1 트렌치(106)의 바닥 모퉁이에 미세 트렌치(점선 표시)들이 형성된다.According to the etching process of the first step described above, the sidewalls of the first trench 106 may implement a vertical profile of 85 ° to 90 ° while fine trenches (dotted lines) are formed at the bottom corner of the first trench 106. Is formed.

도 5를 참조하면, 제1 트렌치(106)의 바닥에 노출되어 있는 절연층(102)이 라운드 식각될 수 있도록 상술한 제1 단계의 식각 조건보다 압력을 증가시키거나 전력을 감소시킨 조건으로 플라즈마 식각을 실시한다. 바람직하게는, 플라즈마 식각은 CxFy 또는 CxHyFz 가스를 베이스로 하여 CO, O2, N2및 Ar의 군에서 선택된 적어도 하나의 혼합 가스의 플라즈마를 사용한다. 이때, 베이스로 사용되는 가스, 예컨대 CxFy 또는 CxHyFz 가스의 유량을 제1 단계에서 사용되었던 유량보다 증가시켜 플라즈마 식각을 실시할 수 있다.Referring to FIG. 5, the plasma is increased under a condition in which pressure is increased or power is reduced than the etching condition of the first step, so that the insulating layer 102 exposed to the bottom of the first trench 106 may be etched round. Etch it. Preferably, the plasma etching uses a plasma of at least one mixed gas selected from the group of CO, O 2 , N 2 and Ar based on the CxFy or CxHyFz gas. In this case, plasma etching may be performed by increasing the flow rate of the gas used as the base, for example, CxFy or CxHyFz gas, than the flow rate used in the first step.

본 발명의 바람직한 일 예에 의하면, ICP 형태의 식각 장비에서, 2000W 이하의 소오스 전력, 1000W 이하의 바이어스 전력 및 5mTorr 이상의 압력 조건 하에서 유량이 10sccm 이상인 C4F8가스와 O2및 N2가스의 혼합 가스 플라즈마를 사용하여 제2 단계의 식각 공정을 실시한다.According to a preferred embodiment of the present invention, in an ICP type etching equipment, the C 4 F 8 gas and the O 2 and N 2 gas having a flow rate of 10 sccm or more under a source power of 2000 W or less, a bias power of 1000 W or less and a pressure condition of 5 mTorr or more The mixed gas plasma is used to perform a second step etching process.

상술한 제2 단계의 식각 공정에 의하면, 제1 단계의 식각 조건보다 낮은 압력이나 높은 전력, 또는 많은 CxFy 또는 CxHyFz 가스 유량의 조건으로 플라즈마 식각을 실시함으로써 제1 단계에서 형성된 미세 트렌치들을 제거하면서 제1 트렌치(106)의 바닥을 평평하거나 둥근 프로파일(점선 표시)로 형성한다.According to the etching process of the second step described above, plasma etching is performed under conditions of a lower pressure, higher power, or a greater CxFy or CxHyFz gas flow rate than the etching condition of the first step, thereby removing the fine trenches formed in the first step. 1 Form the bottom of trench 106 into a flat or rounded profile (dotted line).

이때, 제2 단계에서 미세 트렌치들이 완전히 제거되지 못할 경우에는, 라운드 프로파일을 구현할 수 있는 조건(즉, 미세 트렌치를 제거할 수 있는 조건)으로 플라즈마 건식 식각하는 단계를 1회 이상 더 실시할 수 있다. 즉, 제2 단계의 식각 조건보다 낮은 압력이나 높은 전력, 또는 많은 CxFy 또는 CxHyFz 가스 유량의 조건으로 플라즈마 식각을 실시하여 제2 단계에서 미처 제거되지 못한 미세 트렌치들을 완전히 제거할 수 있다.In this case, when the fine trenches are not completely removed in the second step, the plasma dry etching may be performed one or more times under conditions that can implement the round profile (that is, the conditions for removing the fine trenches). . That is, plasma etching may be performed at a lower pressure or higher power than the etching conditions of the second step, or a condition of a large CxFy or CxHyFz gas flow rate to completely remove the fine trenches not removed in the second step.

도 6을 참조하면, 상술한 바와 같이 적어도 제2 단계의 식각 공정으로 제1 트렌치(106)를 형성한 후 에싱 및 스트립 방법으로 포토레지스트 패턴(104)을 제거한다. 이어서, 결과물의 상부에 제1 트렌치(106)를 충분히 매립할 수 있을 정도의 두께로 알루미늄, 알루미늄 합금 또는 구리를 화학 기상 증착(CVD) 방법에 의해 증착한 후, 화학 기계적 연마(CMP) 공정을 통해 절연층(102)의 표면이 노출될 때까지 금속층을 연마하여 제1 트렌치(106)의 내부에 하부 배선(108)을 형성한다.Referring to FIG. 6, the photoresist pattern 104 is removed by an ashing and stripping method after forming the first trenches 106 by the etching process of at least the second step as described above. Subsequently, aluminum, aluminum alloy or copper is deposited by chemical vapor deposition (CVD) to a thickness sufficient to fill the first trench 106 on top of the resultant, followed by a chemical mechanical polishing (CMP) process. The lower wiring 108 is formed inside the first trench 106 by polishing the metal layer until the surface of the insulating layer 102 is exposed.

도 7을 참조하면, 하부 배선(108)이 형성된 결과물의 상부에 산화막을 증착하여 층간 절연층(110)을 형성한다. 이어서, 사진 공정을 통해 배선이 형성되어질 영역의 층간 절연층(110)을 오픈시킨 후, 제1 단계로서 수직 프로파일을 구현할 수 있는 조건으로 층간 절연층(110)을 식각하여 약 85°∼ 90°의 측벽 각도 및 약 1μm 의 깊이를 갖는 제2 트렌치(112)를 형성한다. 바람직하게는, ICP 형태의 식각 장비에서, 1000∼3000W의 소오스 전력, 500∼2000W의 바이어스 전력 및 500mTorr 이하의 압력 조건 하에서 유량이 30sccm 이하인 C4F8가스와 O2및 N2가스의 혼합 가스 플라즈마를 사용하여 제2 트렌치(112)를 형성한다. 이때, 제2 트렌치(112)의 바닥 모퉁이에 미세 트렌치들이 형성될 수 있다.Referring to FIG. 7, an interlayer insulating layer 110 is formed by depositing an oxide film on an upper portion of a resultant in which the lower wiring 108 is formed. Subsequently, after the interlayer insulating layer 110 of the region where the wiring is to be formed is opened through a photolithography process, the interlayer insulating layer 110 is etched under the condition that a vertical profile can be implemented as a first step. Form a second trench 112 having a sidewall angle of and a depth of about 1 μm. Preferably, in an ICP type etching apparatus, a mixed gas of C 4 F 8 gas and O 2 and N 2 gas having a flow rate of 30 sccm or less under a source power of 1000 to 3000 W, a bias power of 500 to 2000 W, and a pressure condition of 500 mTorr or less The plasma is used to form the second trench 112. In this case, fine trenches may be formed at the bottom corner of the second trench 112.

계속해서, 제2 트렌치(112)의 바닥에 노출되어 있는 층간 절연층(110)이 라운드 식각될 수 있도록 상술한 제1 단계의 식각 조건보다 높은 압력이나 낮은 전력, 또는 많은 CxFy 또는 CxHyFz 가스 유량의 조건으로 플라즈마 식각을 실시한다. 바람직하게는, ICP 형태의 식각 장비에서, 2000W 이하의 소오스 전력, 1000W 이하의 바이어스 전력 및 5mTorr 이상의 압력 조건 하에서 유량이 10sccm 이상인 C4F8가스와 O2및 N2가스의 혼합 가스 플라즈마를 사용하여 제2 단계의 식각 공정을 실시한다. 그 결과, 미세 트렌치들이 제거되고 제2 트렌치(112)의 바닥이 평평하거나 둥근 프로파일로 형성된다.Subsequently, a higher pressure or lower power than the etching conditions of the first step described above, or a large CxFy or CxHyFz gas flow rate, may be performed so that the interlayer insulating layer 110 exposed to the bottom of the second trench 112 may be etched round. Plasma etching is performed under the conditions. Preferably, in an ICP type etching apparatus, a mixed gas plasma of C 4 F 8 gas and O 2 and N 2 gas having a flow rate of 10 sccm or more under a pressure power of 2000 W or less, a bias power of 1000 W or less and a pressure condition of 5 mTorr or more is used. To perform the etching process of the second step. As a result, the fine trenches are removed and the bottom of the second trench 112 is formed into a flat or rounded profile.

이어서, 사진식각 공정으로 비어가 형성되어질 영역의 층간 절연층(110)을 식각하여 하부 배선(108)의 표면을 노출시키는 비어 홀(114)을 형성한다. 결과물의 상부에 트렌치(112) 및 비어 홀(114)을 충분히 매립할 수 있을 정도의 두께로 알루미늄, 알루미늄 합금 또는 구리와 같은 금속층(116)을 화학 기상 증착(CVD) 방법에 의해 증착한 후, 화학 기계적 연마(CMP) 공정을 통해 절연층(102)의 표면이 노출될 때까지 금속층(116)을 연마한다. 그 결과, 트렌치(112)의 내부에는 상부 배선이 형성되고, 비어 홀(114)의 내부에는 상부 배선과 하부 배선(108)을 연결하기 위한 비어 플러그가 형성된다.Subsequently, the interlayer insulating layer 110 of the region where the via is to be formed is etched by a photolithography process to form a via hole 114 exposing the surface of the lower wiring 108. After depositing a metal layer 116 such as aluminum, aluminum alloy or copper by a chemical vapor deposition (CVD) method to a thickness sufficient to fill the trench 112 and the via hole 114 on top of the resultant, The metal layer 116 is polished through a chemical mechanical polishing (CMP) process until the surface of the insulating layer 102 is exposed. As a result, an upper wiring is formed in the trench 112, and a via plug for connecting the upper wiring and the lower wiring 108 is formed in the via hole 114.

상술한 본 발명의 실시예는 이중-상감 공정을 예시하였으나, 비어 플러그를 형성한 후 상부 배선을 형성하는 단일-상감(single-damascene) 공정에도 본 발명을 적용할 수 있음은 물론이다.Although the above-described embodiment of the present invention exemplifies a double-inlay process, the present invention can also be applied to a single-damascene process of forming a top wiring after forming a via plug.

또한, 라인/스페이스 패턴의 금속 배선뿐만 아니라 고립된 홀(hole) 패턴의 금속 배선 형성시에도 본 발명을 적용할 수 있다.In addition, the present invention can be applied not only to the metal wiring of the line / space pattern but also to the formation of the metal wiring of the isolated hole pattern.

상술한 바와 같이 본 발명에 의하면, 제1 단계로서 수직 프로파일을 구현할 수 있는 조건으로 절연층을 식각하여 원하는 측벽 각도와 깊이로 트렌치를 형성한 후, 제2 단계로서 라운드 프로파일을 구현할 수 있는 조건으로 절연층을 식각한다. 제1 단계에 의해 원하는 측벽 각도와 적정 깊이로 트렌치를 형성하며, 제2 단계에 의해 제1 단계에서 형성된 미세 트렌치를 제거하고 트렌치의 바닥을 평평하거나 둥근 프로파일로 형성한다.As described above, according to the present invention, a trench is formed by etching an insulating layer under a condition capable of implementing a vertical profile as a first step, and then a round profile is implemented as a second step. Etch the insulating layer. The first step forms a trench at the desired sidewall angle and proper depth, and the second step removes the fine trench formed in the first step and forms the bottom of the trench in a flat or rounded profile.

따라서, 보이드나 균열(seam)의 형성없이 트렌치를 매립할 수 있으므로, 신뢰성있는 배선 형성을 얻을 수 있다.Therefore, since the trench can be filled without the formation of voids or cracks, reliable wiring formation can be obtained.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (4)

절연층을 트렌치 식각하여 상기 트렌치의 내부에 금속 배선을 형성하는 반도체 장치의 제조 방법에 있어서, 상기 트렌치를 식각하는 단계는:In the method of manufacturing a semiconductor device to form a metal wiring inside the trench by trench etching the insulating layer, the step of etching the trench: 상기 절연층을 제1 압력 및 제1 전력의 조건으로 건식 식각하여 원하는 측벽 각도와 깊이로 트렌치를 형성하는 제1 단계; 그리고Dry etching the insulating layer under conditions of a first pressure and a first power to form a trench at a desired sidewall angle and depth; And 상기 제1 압력보다 높은 제2 압력 또는 상기 제1 전력보다 낮은 제2 전력의 조건으로 건식 식각을 실시하여 상기 제1 단계에서 형성된 미세 트렌치를 제거하고 상기 트렌치의 바닥을 평평하거나 둥근 프로파일로 형성하는 제2 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.Dry etching under conditions of a second pressure higher than the first pressure or a second power lower than the first power to remove the fine trenches formed in the first step and to form the bottom of the trench in a flat or round profile. And a second step. 제1항에 있어서, 상기 제1 단계 및 제2 단계는 CxFy 또는 CxHyFz 계의 플라즈마를 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1, wherein the first and second steps use a plasma of CxFy or CxHyFz. 제2항에 있어서, 상기 제2 단계는 상기 제1 단계에서 사용된 CxFy 또는 CxHyFz 가스의 유량보다 많은 유량의 CxFy 또는 CxHyFz 가스를 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.3. The method of claim 2, wherein the second step uses a CxFy or CxHyFz gas at a flow rate greater than that of the CxFy or CxHyFz gas used in the first step. 제1항에 있어서, 상기 제2 단계 후, 상기 미세 트렌치를 제거할 수 있는 조건으로 건식 식각하는 단계를 1회 이상 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1, further comprising, after the second step, performing dry etching at least once on condition that the fine trenches can be removed.
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KR100422353B1 (en) * 2001-06-29 2004-03-12 주식회사 하이닉스반도체 A method for fabricating semiconductor device
CN113314822A (en) * 2021-05-31 2021-08-27 成都海威华芯科技有限公司 MEMS filter device back hole manufacturing process and MEMS filter
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