KR20010021015A - 반도체 장치 및 집적회로 장치의 제조 방법 - Google Patents
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Abstract
집적회로 장치를 제조하는 방법은 반도체 기판에 인접한 제 1 금속 산화물층을 형성하는 단계를 포함한다. 제 1 금속 산화물층은 예를 들면, 탄탈 산화물로 형성될 수 있다. 반도체 기판에 대향하여 제 1 금속 산화물층상에 티탄 산화물, 지르코늄 산화물 또는 루테늄 산화물과 같이 비교적 높은 유전상수를 가지는 산화물을 포함하는 제 2 금속 산화물층이 형성되고, 제 1 금속 산화물층에 대향하여 금속 산화물층상에 티탄 질화물과 같은 금속 질화물층이 형성된다. 금속 질화물층은 제 1 금속 산화물층의 금속 산화물을 감소시킬 수 있는 금속을 포함한다. 따라서, 제 2 금속 산화물층은 사실상 금속 질화물층의 금속에 의해 제 1 금속 산화물층의 금속 산화물이 감소되는 것을 막는다.
Description
본 발명은 집적회로 분야에 관한 것으로, 특히 유전층을 가진 집적회로 장치에 관한 것이다.
전형적으로, 금속 산화물 반도체(MOS) 트랜지스터에서, 게이트 영역에 실리콘 2산화물의 얇은 층을 성장시킨다. 산화물은 이 산화물 아래의 채널 영역에서 전하 유도가 가능하도록 특별히 선택된 두께를 가지는 유전체로서 동작한다. 게이트는 장치를 통한 전류의 흐름을 제어한다. 서브-0.5m 기술에서, 초박 게이트 산화물이 초고밀도 집적회로(ULSI, 칩당 천만 트랜지스터 이상)를 위해 사용된다.
또한, 동적 랜덤 액세스 메모리(DRAMs)와 같은 높게 집적된 메모리 장치는 데이터 저장 커패시터를 위한 상당히 얇은 유전막을 필요로 한다. 이러한 요건을 만족시키기 위하여, 커패시터 유전막 두께는 SiO2등가의 두께인 2.5 ㎚ 미만일 것이다. 통상적인 SiO2또는 Si3N4층 대신에 보다 높은 상대 유전율을 가진 얇은 재료, 예를 들어, Ta2O5의 층을 사용하면 원하는 성능을 얻는 데 유용하다.
Ta2O5의 유전상수가 통상적인 Si3N4커패시터 유전층의 유전상수의 약 3배이므로, 화학기상증착(CVD) Ta2O5막은 이러한 목적을 위한 유전층으로 사용될 수 있다. 그러나, Ta2O5유전층과 관련된 하나의 단점은 원치않는 누설 전류 특성이다. 따라서, Ta2O5재료가 고유하게 보다 높은 유전 특성을 가질 지라도, Ta2O5는 전형적으로 누설 전류로 인해 좋지않는 결과를 발생할 수 있다. 예를 들면, 박 등에게 허여된 미국 특허 제 5,780,115 호는 티탄 질화물(TiN)로 형성되는 전극층을 가진 집적회로 커패시터를 위한 유전체로서 Ta2O5를 사용하는 것을 개시한다. 그러나, 600℃ 이상의 온도에서, TiN층에서 티탄이 유전층의 Ta2O5를 요소 탄탈로 감소시키는 경향이 있으므로, 이 층 구조물은 안정성의 문제를 가진다.
전술한 배경에서 볼 때, 본 발명의 목적은 낮은 누설, 고질의 게이트 또는 커패시터 유전체를 생산하기 위한 방법을 제공하는 데 있다.
본 발명에 따르는 상기 및 다른 목적, 특징 및 장점은 다음의 단계를 포함하는 집적회로 장치를 제조하는 방법에 의해 제공되는 데, 상기 단계는 반도체 기판에 인접한 탄탈 산화물층을 형성하는 단계, 반도체 기판에 대향하여 탄탈 산화물층상에 금속 산화물층을 형성하는 단계 및, 탄탈 산화물층에 대향하여 금속 산화물층상에 금속 질화물층을 형성하는 단계이다. 금속 질화물층은 탄탈 산화물층을 감소시킬 수 있는 금속을 포함하고, 금속 산화물층은 사실상 금속 질화물층의 금속에 의해 탄탈 산화물층이 감소되는 것을 막는다.
탄탈 산화물층은 탄탈 5산화물로 형성될 수 있고, 금속 산화물층은 바람직하게 탄탈 2산화물층을 포함할 수 있다. 이 대신에, 금속 산화물층은 지르코늄 2산화물층 또는 루테늄 2산화물층을 포함할 수 있고, 바람직하게는 약 25 보다 큰 유전상수를 가진다. 금속 질화물층은 탄탈 질화물로 형성될 수 있다.
본 방법은 실리콘 기판에 채널 영역을 형성하는 단계 및, 기판과 탄탈 산화물층 사이에 실리콘 산화물층을 형성하는 단계를 포함할 수 있다. 또한, 본 방법은 기판과 실리콘 산화물층 사이에 사실상 스트레스가 없는 인터페이스를 형성하는 단계를 포함할 수 있다. 이러한 단계는 바람직하게, 산화 환경에서 실리콘 산화물층 및 기판을 어닐링(annealing)하는 것을 포함할 수 있다.
부가적으로, 기판과 탄탈 산화물층 사이에 금속층과 같은 도전층을 형성하여 금속 질화물층을 가진 커패시터를 정의할 수 있다. 이러한 커패시터는 바람직하게 도전층과 탄탈 산화물층 사이에 실리콘 산화물층, 그리고, 기판과 도전층 사이에 절연층으로써 형성된다.
도 1은 본 발명에 따르는 집적회로 장치의 개략적인 단면도,
도 2는 본 발명에 따르는 트랜지스터의 개략적인 단면도,
도 3은 본 발명에 따르는 커패시터의 개략적인 단면도,
도 4 내지 도 8은 본 발명의 제조 방법에 따르는 단계의 개략적인 단면도.
도면의 주요부분에 대한 부호의 설명
9 : 집적회로 장치 18,13,55 : 높은 복합 유전스택
21 : 트랜지스터 41 : 커패시터
이제, 본 발명의 바람직한 실시예가 도시된 첨부 도면을 참조하여 본 발명을 보다 상세히 기술할 것이다. 그러나, 본 발명은 다수의 상이한 형태로 구현될 수 있으며, 본 명세서에 개시된 실시예로 제한되지 않는다. 오히려, 이들 실시예는 본 개시가 철저하고 완전하도록 하며 당업자에게 본 발명의 범주를 충분히 전하기 위하여 제공된다. 동일한 참조번호는 동일한 요소를 지칭한다.
도 1은 본 발명에 따르는 집적회로 장치(9)의 기본 층을 도시한다. 장치(9)는 예를 들어 실리콘으로 만들어지는 기판(10)을 포함한다. 기판(10)상에 전형적으로 실리콘 2산화물인 절연층(13)을 침적시킨다. 다음, 장치(9)는 절연층(13)상의 제 1 금속 산화물층(15) 및 제 2 금속 산화물층(17)을 포함한다. 제 1 금속 산화물층(15)은 예를 들면, 탄탈 5산화물(Ta2O5)로 형성될 수 있는 반면에, 제 2 금속 산화물층(17)은 비교적 높은 유전상수, 예를 들면, 약 25 이상의 유전상수를 가진 금속 산화물을 포함할 수 있다. 이러한 높은 유전 금속 산화물은 바람직하게 티탄 2산화물(TiO2)을 포함하고, 또한, 예를 들면, 지르코늄 2산화물(ZrO2) 및 루테늄 2산화물(RuO2)을 포함한다. 제 1 및 제 2 금속 산화물층은 높은 복합 유전 스택(18)을 형성한다.
장치(9)는 제 2 금속 산화물층(17)상에 금속 질화물층(19)을 포함한다. 전술한 바와 같이, 금속 질화물층(19)은 티탄이 제 1 금속 산화물층(15)의 금속 산화물, 예를 들면, 탄탈 5산화물을 예를 들면, 요소 탄탈로 감소시키거나 혹은 브레이크다운(breakdown)시킬 수 있는 티탄 질화물(TiN)을 포함할 수 있다. 그러나, 높은 유전의 제 2 금속 산화물층(17)은 사실상 금속 질화물층(19)의 금속에 의해 제 1 금속 산화물층의 금속 산화물이 감소되거나 혹은 브레이크다운되는 것을 막는다. 따라서, 장치는 600℃ 이상의 온도에서 안정될 수 있으며, 높은 복합 유전 스택(18)을 사용하면 터널링이나 혹은 브레이크다운없이 서브-0.25m 장치를 위한 스케일링이 가능해 진다.
부가적으로, 장치(9)는 제 2 실리콘 2산화물층(11)을 포함하여, 기판(10)과 절연층(13) 사이에 평면적이며 스트레스가 없는 인터페이스를 정의할 수 있다. 인터페이스가 결함을 트랩하므로써 절연층(13) 및 기판(10)의 불완전한 밀도를 감소시킨다.
도 2를 참조하여, 게이트 유전체와 같이 본 발명의 높은-복합 유전 스택을 사용하는 트랜지스터(21)를 기술할 것이다. 당업자들이 쉽게 알 수 있는 바와 같이, 트랜지스터(21)는 소스(33), 드레인(35) 및 채널 영역(37)을 가지는 기판(22)을 포함한다. 채널 영역(37) 위에 절연층(23)을 침적시킨다. 트랜지스터는 제 1 및 제 2 금속 산화물층(25, 27)으로 만들어 진 높은-복합 유전 스택(31)을 포함한다. 또한, 제 1 금속 산화물층(25)은 Ta2O5로 형성될 수 있고, 반면에 제 2 금속 산화물층(27)은 TiO2, ZrO2및 RuO2와 같은 비교적 높은 유전상수를 가진 금속 산화물을 포함한다.
트랜지스터(21)는 제 2 금속 산화물층(27)상에 금속 질화물층(29)을 포함한다. 전술한 바와 같이, 금속 질화물층(29)은 티탄이 제 1 금속 산화물층(25)의 금속 산화물, 예를 들면, 탄탈 5산화물을 예를 들면, 요소 탄탈로 감소시키거나 혹은 브레이크다운시킬 수 있는 TiN을 포함할 수 있다. 그러나, 높은 유전의 제 2 금속 산화물층(27)은 사실상 금속 질화물층(29)의 금속에 의해 제 1 금속 산화물층(25)의 금속 산화물이 감소되거나 혹은 브레이크다운되는 것을 막는다.
또한, 트랜지스터는 기판(22)과 절연층(23) 사이에 본질상 평면적이며 스트레스가 없는 인터페이스를 포함할 수 있다. 이 인터페이스는 도 1의 장치를 참조하여 후술되는 바와 같이 형성된다.
이제, 도 3을 참조하여 커패시터 유전체로서 본 발명의 높은-복합 유전 스택을 사용하는 금속-산화물-금속(MOM) 커패시터(41)를 기술할 것이다. 당업자들이 쉽게 알 수 있는 바와 같이, 커패시터(41)는 기판(42), 제 1 절연층(51) 및 제 1 금속 도전층(53)을 포함한다. 제 1 도전층(53)상에 제 2 절연층(43)을 침적시킨다. 커패시터(41)는 제 1 및 제 2 금속 산화물층(45, 47)으로 만들어진 높은-복합 유전 스택(55)을 포함한다. 또한, 제 1 금속 산화물층(45)은 Ta2O5로 형성될 수 있고, 반면에 제 2 금속 산화물층(47)은 TiO2, ZrO2및 RuO2와 같은 비교적 높은 유전상수를 가진 금속 산화물을 포함한다.
전술한 바와 같이, 커패시터(41)는 티탄이 제 1 금속 산화물층(45)의 금속 산화물을 감소시키거나 혹은 브레이크다운 시킬 수 있는, TiN과 같은 금속 질화물을 포함하는 제 2 금속 도전층(49)을 포함한다. 그러나, 높은 유전의 제 2 금속 산화물층(47)은 사실상 제 2 도전층(49)의 금속에 의해 제 1 금속 산화물층(45)의 금속 산화물이 감소되거나 혹은 브레이크다운 되는 것을 막는다.
도 1의 장치(9)와 같이 높은-복합 유전 스택을 포함하는 집적 장치를 제조하는 방법을 도 4 내지 도 8을 참조하여 기술할 것이다. 도 4에 도시된 바와 같이, 실리콘 기판(10)을 제공하고, 그 위헤 절연층(13)을 성장시키거나 혹은 침적시킨다. 전술한 바와 같이, 이 절연층은 전형적으로 SiO2이다. 그후, 도 5에 도시된 바와 같이, 예를 들면, 화학기상증착 기법을 사용하여 TaO5와 같은 제 1 금속 산화물층(15)을 침적시킨다. 그후에, 도 6에 도시된 바와 같이 제 2 금속 산화물층(17)을 침적시킨다. 또한, 전술한 바와 같이, 이 제 2 금속 산화물층(17)은 TiO2, ZrO2및 RuO2와 같은 비교적 높은 유전상수를 가진 금속 산화물을 포함한다. 또한, 이러한 금속 산화물은 바람직하게는 TiO2이다.
제 1 및 제 2 금속 산화물층(15, 17)은 높은-복합 유전 스택(18)을 구성한다. 더욱이, 도 8에 도시된 바와 같이, 후속하여 침적된 금속 질화물층(19)의 금속에 의해 제 1 금속 산화물층(15)의 금속 산화물이 감소되는 것을 사실상 막는다.
부가적으로, 도 7에 도시된 바와 같이, 금속 질화물층(19)이 침적되기 전에 제 2 SiO2층(11)을 성장시킬 수 있다. 이 제 2 실리콘 2산화물층(11)은 산화 환경에서 어닐링 동안에 제 1 및 제 2 금속 산화물층(15, 17) 및 절연층(13)을 통해 산소를 확산시키므로서 성장된다. 또한, 제 2 SiO2층(11)은 평형 조건 가까이에서 발생되므로 훌륭한 구조적 특성을 가진다. 이 제 2 SiO2층(11)의 성장으로 바람직한 인터페이스 및 전기적 특성을 가진 스트레스가 없는 평면적인 인터페이스를 형성된다.
본 발명은 낮은 누설, 고질의 게이트 또는 커패시터 유전체를 생산하기 위한 방법을 제공한다.
당업자라면 전술한 설명 및 관련된 도면에서 제공되는 이점을 가지는 본 발명의 다수의 변형 및 다른 실시예를 구현할 수 있을 것이다. 따라서, 본 발명은 특정한 실시예로 제한되지 않으며, 변형 및 실시예는 첨부된 특허청구의 범위의 범주내에 있어야 한다.
Claims (31)
- 반도체 기판에 인접한 탄탈 산화물층을 형성하는 단계와,상기 반도체 기판에 대향하여 상기 탄탈 산화물층상에 금속 산화물층을 형성하는 단계와,상기 탄탈 산화물층에 대향하여 상기 금속 산화물층상에 금속 질화물층을 형성하는 단계를 포함하고,상기 금속 질화물층은 상기 탄탈 산화물층을 감소시킬 수 있는 금속을 포함하고,상기 금속 산화물층은 사실상 상기 금속 질화물층의 금속에 의해 상기 탄탈 산화물층이 감소되는 것을 막는반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 탄탈 산화물층을 형성하는 상기 단계는, 탄탈 5산화물층을 형성하는 것을 포함하는 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 금속 산화물층을 형성하는 상기 단계는, 티탄 산화물층, 지르코늄 산화물층 및 루테늄 산화물층중의 적어도 하나를 형성하는 것을 포함하는 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 금속 질화물층을 형성하는 상기 단계는, 티탄 질화물층을 형성하는 것을 포함하는 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 금속 산화물층은 약 25 보다 큰 유전상수를 가지는 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 기판은 실리콘을 포함하고,상기 방법은 상기 기판에 채널 영역을 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
- 제 6 항에 있어서,상기 기판과 상기 탄탈 산화물층 사이에 실리콘 산화물층을 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
- 제 7 항에 있어서,상기 기판과 상기 실리콘 산화물층 사이에 사실상 스트레스가 없는 인터페이스를 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 기판과 상기 탄탈 산화물층 사이에 실리콘 산화물층을 형성하는 단계와,상기 기판과 상기 실리콘 산화물층 사이에 사실상 스트레스가 없는 인터페이스를 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
- 제 9 항에 있어서,사실상 스트레스가 없는 인터페이스를 형성하는 상기 단계는, 산화 환경에서 상기 실리콘 산화물층 및 상기 기판을 어닐링(annealing)하는 것을 포함하는 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 금속 질화물층을 가진 커패시터를 정의하기 위하여 상기 기판과 상기 탄탈 산화물층 사이에 도전층을 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
- 제 11 항에 있어서,상기 도전층을 형성하는 상기 단계는, 금속 층을 형성하는 것을 포함하는 반도체 장치를 제조하는 방법.
- 제 11 항에 있어서,상기 도전층과 상기 탄탈 산화물층 사이에 실리콘 산화물층을 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
- 제 11 항에 있어서,상기 기판과 상기 도전층 사이에 절연층을 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
- 반도체 기판에 인접한 탄탈 산화물층을 형성하는 단계와,상기 반도체 기판에 대향하여 상기 탄탈 산화물층상에 티탄 산화물층을 형성하는 단계와,상기 탄탈 산화물층에 대향하여 상기 티탄 산화물층상에 티탄 질화물층을 형성하는 단계를 포함하고,상기 티탄 산화물층은 사실상 상기 티탄 질화물층의 티탄에 의해 상기 탄탈 산화물층이 감소되는 것을 막는반도체 장치를 제조하는 방법.
- 제 15 항에 있어서,상기 탄탈 산화물층을 형성하는 상기 단계는, 탄탈 5산화물층을 형성하는 것을 포함하는 반도체 장치를 제조하는 방법.
- 제 15 항에 있어서,상기 티탄 산화물층은 약 40의 유전상수를 가지는 반도체 장치를 제조하는 방법.
- 제 15 항에 있어서,상기 기판은 실리콘을 포함하고,상기 방법은 상기 기판에 채널 영역을 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
- 제 18 항에 있어서,상기 기판과 상기 탄탈 산화물층 사이에 실리콘 산화물층을 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
- 제 19 항에 있어서,상기 기판과 상기 실리콘 산화물층 사이에 사실상 스트레스가 없는 인터페이스를 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
- 제 15 항에 있어서,상기 기판과 상기 탄탈 산화물층 사이에 실리콘 산화물층을 형성하는 단계와,상기 기판과 상기 실리콘 산화물층 사이에 사실상 스트레스가 없는 인터페이스를 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
- 제 21 항에 있어서,사실상 스트레스가 없는 인터페이스를 형성하는 상기 단계는, 산화 환경에서 상기 실리콘 산화물층 및 상기 기판을 어닐링하는 것을 포함하는 반도체 장치를 제조하는 방법.
- 제 15 항에 있어서,상기 티탄 질화물층을 가진 커패시터를 정의하기 위하여 상기 기판과 상기 티탄 산화물층 사이에 도전층을 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
- 제 23 항에 있어서,상기 도전층을 형성하는 상기 단계는, 금속층을 형성하는 것을 포함하는 반도체 장치를 제조하는 방법.
- 제 23 항에 있어서,상기 도전층과 상기 탄탈 산화물층 사이에 실리콘 산화물층을 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
- 제 23 항에 있어서,상기 기판과 상기 도전층 사이에 절연층을 형성하는 단계를 더 포함하는 반도체 장치를 제조하는 방법.
- 기판에 인접하며 감소되기 쉬운 금속 산화물을 포함하는 제 1 금속 산화물층을 형성하는 단계와,상기 기판에 대향하여 상기 제 1 금속 산화물층상에 제 2 금속 산화물층을 형성하는 단계와,상기 제 1 금속 산화물층에 대향하여 상기 제 2 금속 산화물층상에 금속 질화물층을 형성하는 단계를 포함하고,상기 금속 질화물층은 상기 제 1 금속 산화물층의 상기 금속 산화물을 감소시킬 수 있는 금속을 포함하고,상기 제 2 금속 산화물층은 사실상 상기 금속 질화물층의 금속에 의해 상기 금속 산화물이 감소되는 것을 막는집적회로 장치를 제조하는 방법.
- 제 27 항에 있어서,상기 제 1 금속 산화물층의 상기 금속 산화물은 탄탈 산화물 및 탄탈 5산화물중의 적어도 하나를 포함하는 집적회로 장치를 제조하는 방법.
- 제 27 항에 있어서,상기 제 2 금속 산화물층을 형성하는 상기 단계는, 티탄 산화물층, 지르코늄 산화물층 및 루테늄 산화물층중의 적어도 하나를 형성하는 것을 포함하는 집적회로 장치를 제조하는 방법.
- 제 27 항에 있어서,상기 금속 질화물층을 형성하는 상기 단계는, 티탄 질화물층을 형성하는 것을 포함하는 집적회로 장치를 제조하는 방법.
- 제 27 항에 있어서,상기 금속 산화물층은 약 25 보다 큰 유전상수를 가지는 집적회로 장치를 제조하는 방법.
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