KR20010018060A - Method of manufacturing contact hole opening top node of ferroelectric capacitor - Google Patents

Abstract

PURPOSE: A method for manufacturing a contact hole exposing a plate electrode of a ferroelectric capacitor is provided to improve uniformity of a remnant polarization value generated by plasma damage, by controlling an ion bombardment phenomenon by using helium which is lighter than argon. CONSTITUTION: An interlayer dielectric(400) is formed on a plate electrode(350) of a ferroelectric capacitor. An etching mask is formed on the interlayer dielectric. The surface of the interlayer dielectric exposed by the etching mask is dry-etched to expose the plate electrode in a lower portion by using a mixture gas including helium gas and fluorine-based gas as an etching medium.

Description

강유전체 커패시터의 상부 전극을 노출하는 콘택홀 형성 방법{Method of manufacturing contact hole opening top node of ferroelectric capacitor}A method of forming a contact hole exposing a top electrode of a ferroelectric capacitor {Method of manufacturing contact hole opening top node of ferroelectric capacitor}

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히, 강유전체 커패시터의 상부 전극을 노출하는 콘택홀을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a contact hole exposing an upper electrode of a ferroelectric capacitor.

강유전체 메모리(FRAM;Ferroelectric Random Access Memory) 장치 등과 같이 강유전체막을 커패시터의 유전막으로 이용하는 반도체 장치가 제시되고 있다. 이와 같은 FRAM은 반도체 장치의 고집적화 또는 미세화에 따른 커패시터의 정전 용량 확보에 유리한 점이 있다.BACKGROUND ART A semiconductor device using a ferroelectric film as a dielectric film of a capacitor, such as a ferroelectric random access memory (FRAM) device, has been proposed. Such a FRAM is advantageous in securing the capacitance of a capacitor due to the high integration or miniaturization of a semiconductor device.

즉, 커패시터가 차지하는 면적의 감소에 따른 정전 용량의 확보를 위해서 트렌치(trench)형 커패시터, 실린더(Cylinder)형 커패시터 또는 핀(fin)형 커패시터 등이 제시되고 있으나, 이러한 커패시터 구조는 공정 단계의 증가가 요구되며 기술 개발의 부담이 발생하고 있다. 그러나, 강유전체막은 실리콘 산화물이나 실리콘 산화물 및 실리콘 질화물의 적층 구조에 비해 높은 유전율을 나타낼 수 있어, 상기한 바와 같이 커패시터의 구조를 입체화시키지 않고 스택(stack)형으로 설계하여도 요구되는 정전 용량을 확보할 수 있는 커패시터를 제공할 수 있다.That is, a trench type capacitor, a cylinder type capacitor, or a fin type capacitor is proposed to secure capacitance due to the reduction of the area occupied by the capacitor. And the burden of technology development is incurred. However, the ferroelectric film can exhibit a higher dielectric constant than the stacked structure of silicon oxide, silicon oxide, and silicon nitride, so as to secure the required capacitance even when designed as a stack without making the structure of the capacitor three-dimensional as described above. A capacitor can be provided.

이러한 강유전체막은 BST((Ba,Sr)TiO₃) 또는 STO(SrTiO₃) 등과 같은 고유전율 물질 또는 잔류분극(remanent polarization)을 가지는 PZT(PbZrTiO₃)등과 같은 강유전체 물질을 이용한다. 이러한 강유전체 물질로 이루어지는 강유전체막을 가지는 커패시터는 잔류분극의 특성에 의해서 비휘발성 메모리 특성을 유지할 수 있다.It utilizes a ferroelectric material such as this ferroelectric film BST ((Ba, Sr) TiO 3) or STO (SrTiO ₃₎ or high-k materials remnant polarization (remanent polarization) of PZT (PbZrTiO ₃₎ having like. A capacitor having a ferroelectric film made of such a ferroelectric material can maintain nonvolatile memory characteristics due to residual polarization characteristics.

그러나, 후속의 공정에 의해서 유기되는 침해(damage)에 의해서 이러한 잔류 분극 특성이 열화되거나 그 분포가 나빠지는 문제가 발생할 수 있다. 특히 각각의 커패시터에서의 잔류 분극이 각각 불균일해지면, FRAM 장치의 센싱 마진(sensing margin)이 감소되는 불량이 발생할 수 있다. 이는 FRAM 장치의 데이터(data) 처리 방식이 참조 셀(reference cell)의 커패시터와 메모리 셀 내의 커패시터의 잔류 분극 값을 서로 비교하여 그 차이를 인식하는 방식인 데 기인한다.However, a problem may arise that such residual polarization characteristics are deteriorated or their distribution is deteriorated by damage induced by subsequent processes. In particular, if the residual polarization in each capacitor becomes non-uniform, defects in which the sensing margin of the FRAM device is reduced may occur. This is because the data processing method of the FRAM device compares the residual polarization values of the capacitor of the reference cell and the capacitor in the memory cell with each other and recognizes the difference.

상기한 침해는 주로 후속 공정에서 야기되는 전하 대전(charging)에 의해서 주로 유기된다. 그리고, 이러한 전하 대전은 콘택홀 등을 형성하기 위해서 수행되는 건식 식각 공정에 사용되는 플라즈마(plasma)에 의해서 주로 발생한다. 예를 들어, 커패시터의 상부 전극을 노출하는 콘택홀을 형성하기 위해서 도입되는 건식 시각 공정 등에서 발생할 수 있다. 또한, 이러한 플라즈마에 의한 전하 대전에 의해서 하부의 게이트 산화막 또한 열화될 수 있다.Such intrusion is mainly induced by charge charging, which occurs in subsequent processes. In addition, such charge charging is mainly generated by a plasma used in a dry etching process performed to form a contact hole or the like. For example, it may occur in a dry visual process or the like introduced to form a contact hole exposing the upper electrode of the capacitor. In addition, the lower gate oxide film may also be degraded by charge charging by such plasma.

본 발명이 이루고자 하는 기술적 과제는, 건식 식각 공정에 사용되는 플라즈마에 의한 침해를 방지하는 강유전체 커패시터의 상부 전극을 노출하는 콘택홀을 형성하는 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of forming a contact hole exposing an upper electrode of a ferroelectric capacitor that prevents invasion by plasma used in a dry etching process.

도 1 및 도 2는 본 발명의 실시예에 의한 강유전체 커패시터의 상부 전극을 노출하는 콘택홀 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.1 and 2 are cross-sectional views schematically illustrating a method for forming a contact hole exposing an upper electrode of a ferroelectric capacitor according to an exemplary embodiment of the present invention.

〈도면의 주요 부호에 대한 간략한 설명〉<Brief description of the major symbols in the drawings>

100; 반도체 기판, 310; 하부 전극,100; Semiconductor substrate 310; Bottom electrode,

330; 강유전체막, 350; 상부 전극,330; Ferroelectric film, 350; Upper electrode,

400; 층간 절연막.400; Interlayer insulation film.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 강유전체 커패시터의 상부 전극 상에 층간 절연막을 형성한다. 상기 층간 절연막 상에 식각 마스크를 형성한다. 상기 식각 마스크에 의해 노출되는 상기 층간 절연막의 표면을 헬륨 및 불소계 가스를 포함하는 혼합 가스를 식각 매개체로 건식 식각하여 하부의 상기 상부 전극을 노출한다.One aspect of the present invention for achieving the above technical problem, to form an interlayer insulating film on the upper electrode of the ferroelectric capacitor. An etching mask is formed on the interlayer insulating film. The upper surface of the lower electrode is exposed by dry etching a mixed gas containing helium and a fluorine-based gas with an etching medium on the surface of the interlayer insulating layer exposed by the etching mask.

상기 상부 전극은 백금족 금속 또는 백금족 금속의 산화물로 이루어진다. 상기 헬륨 가스는 또는 상기 불소계 가스 각각은 대략 5sccm 내지 200sccm의 흐름 속도로 상기 건식 식각에 제공된다.The upper electrode is made of a platinum group metal or an oxide of a platinum group metal. The helium gas or each of the fluorine-based gas is provided to the dry etching at a flow rate of approximately 5 sccm to 200 sccm.

본 발명에 따르면, 강유전체 커패시터의 상부 전극을 노출하는 콘택홀을 형성할 때, 플라즈마 침해에 의해서 잔류분극값의 균일도가 저하되는 것을 방지할 수 있다.According to the present invention, when forming the contact hole exposing the upper electrode of the ferroelectric capacitor, it is possible to prevent the uniformity of the residual polarization value from being lowered due to plasma impingement.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 막이 개재되어질 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, when a film is described as "on" another film or semiconductor substrate, the film may be present in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. have.

도 1은 강유전체 커패시터의 상부 전극(350)을 노출하는 콘택홀을 형성하는 단계를 개략적으로 나타낸다.1 schematically illustrates a step of forming a contact hole exposing an upper electrode 350 of a ferroelectric capacitor.

구체적으로, 반도체 기판(100) 상에 하부 절연막(200)을 형성한다. 이후에, 사진 식각 공정 등을 이용하여 하부 절연막(200)을 패터닝한 후에, 상기 반도체 기판(100)의 활성 영역에 전기적으로 연결되는 도전성 플러그(plug;250)를 형성한다.In detail, the lower insulating layer 200 is formed on the semiconductor substrate 100. Subsequently, after the lower insulating layer 200 is patterned using a photolithography process, a conductive plug 250 electrically connected to an active region of the semiconductor substrate 100 is formed.

이후에, 상기 도전성 플러그(250)에 전기적으로 연결되는 하부 전극(310)을 형성하고, 하부 전극(310) 상에 강유전체막(330)을 형성하여 커패시터의 유전막으로 이용한다. 다음에, 상부 전극(350)을 상기 강유전체막(330) 상에 형성한다.Thereafter, a lower electrode 310 is formed to be electrically connected to the conductive plug 250, and a ferroelectric film 330 is formed on the lower electrode 310 to be used as a dielectric film of the capacitor. Next, an upper electrode 350 is formed on the ferroelectric film 330.

이때, 상기 하부 전극(310) 또는 상부 전극(350)과 같은 커패시터의 전극은 백금족 금속, 예컨대, Pt, Ir, Rh 또는 Ru 등으로 형성된다. 또는 백금족 금속의 산화물, 예컨대, IrO₂, RhO₂또는 RuO₂등으로 형성된다. 그리고, 상기 강유전체막(330)은 PZT, PLZT((Pb,La)ZrTiO₃) PNZT((Pb,Nb)ZrTiO₃) 또는 SBT(SrBi₂Ta₂O₉) 등과 같은 강유전체 물질로 형성된다.At this time, the electrode of the capacitor such as the lower electrode 310 or the upper electrode 350 is formed of a platinum group metal, for example, Pt, Ir, Rh or Ru. Or an oxide of a platinum group metal, such as IrO ₂ , RhO ₂ , RuO ₂ , or the like. The ferroelectric film 330 is formed of a ferroelectric material such as PZT, PLZT ((Pb, La) ZrTiO ₃ ) PNZT ((Pb, Nb) ZrTiO ₃ ) or SBT (SrBi ₂ Ta ₂ O ₉ ).

이후에, 상기 상부 전극(350)을 덮어 보호하는 캐핑막(capping layer;370)을 형성한다. 캐핑막(370)은 강유전체막(330) 또는 하부 전극(310)의 측벽을 모두 덮도록 연장될 수 있다.Thereafter, a capping layer 370 is formed to cover and protect the upper electrode 350. The capping layer 370 may extend to cover all of the sidewalls of the ferroelectric layer 330 or the lower electrode 310.

다음에, 상기 캐핑막(370) 상에 상기한 강유전체 커패시터 구조를 절연시키는 층간 절연막(400)을 형성한다. 층간 절연막(400)은 실리콘 산화물(SiO₂) 등과 같은 절연 물질로 형성될 수 있다. 실리콘 산화물은 스퍼터링(sputtering) 또는 코팅(coating), 화학 기상 증착(chemical vapour deposition) 등으로 증착되어 층간 절연막(400)으로 이용된다.Next, an interlayer insulating film 400 is formed on the capping film 370 to insulate the ferroelectric capacitor structure. The interlayer insulating film 400 may be formed of an insulating material such as silicon oxide (SiO ₂ ). The silicon oxide is deposited by sputtering or coating, chemical vapor deposition, and the like to be used as the interlayer insulating film 400.

층간 절연막(400) 상에 포토레지스트 등으로 이루어지는 식각 마스크(500)를 형성한다. 식각 마스크(500)는 사진 공정 등에 의해서 층간 절연막(400)의 표면을 일부 노출한다. 이때, 노출되는 부위는 상부 전극(350)에 정렬되는 것이 바람직하다.An etching mask 500 made of a photoresist or the like is formed on the interlayer insulating layer 400. The etching mask 500 partially exposes the surface of the interlayer insulating layer 400 by a photo process or the like. In this case, the exposed portion is preferably aligned with the upper electrode 350.

식각 마스크(500)에 의해서 노출되는 층간 절연막(400)을, 식각 매개체로 헬륨(He) 및 불소계 가스를 포함하는 혼합 가스를 식각 매개체(etchant)로 이용하여 건식 식각 방법으로 선택적으로 식각하여 하부의 상부 전극(350)을 노출한다. 예컨대, 반응성 이온 식각(reactive ion etching) 방법으로 선택적으로 식각한다. 층간 절연막(400) 하부의 캐핑막(370) 또한 순차적으로 식각된다.The interlayer insulating film 400 exposed by the etching mask 500 is selectively etched by a dry etching method using a mixed gas containing helium (He) and a fluorine-based gas as an etching medium as an etching medium. The upper electrode 350 is exposed. For example, it is selectively etched by a reactive ion etching method. The capping film 370 under the interlayer insulating film 400 is also sequentially etched.

한편, 상기한 불소계 가스는 상기한 건식 식각에 대략 5sccm(Standard Cubic Centimeter per Minute) 내지 200sccm의 흐름 속도로 제공될 수 있다. 또한, 헬륨은 5sccm 내지 200sccm의 흐름 속도로 제공될 수 있다. 이와 같은 불소계 가스 및 헬륨의 혼합 가스로부터 여기되는 플라즈마는, 식각 마스크(500)에 의해 노출되는 층간 절연막(400)의 표면과 반응하여 식각 작용을 일으킨다.On the other hand, the fluorine-based gas may be provided to the dry etching at a flow rate of approximately 5 sccm (Standard Cubic Centimeter per Minute) to 200 sccm. In addition, helium may be provided at a flow rate of 5 sccm to 200 sccm. The plasma excited from such a mixed gas of fluorine-based gas and helium reacts with the surface of the interlayer insulating film 400 exposed by the etching mask 500 to cause an etching effect.

불소계 가스로는 CHF₃, CF₄, C₂F₆또는 C₃F₆등과 같은 가스를 이용할 수 있다. 이와 같은 불소계 가스는 층간 절연막(400)을 이루는 실리콘 산화물과 반응하여 휘발성의 반응 부산물을 형성함으로써, 식각 작용이 발생하도록 한다. 그리고, 헬륨은 스퍼터링의 작용을 하여 상기한 식각 작용을 보조한다.As the fluorine-based gas, a gas such as CHF ₃ , CF ₄ , C ₂ F _6, or C ₃ F ₆ may be used. The fluorine-based gas reacts with the silicon oxide forming the interlayer insulating film 400 to form volatile reaction by-products, thereby causing an etching effect. And, helium acts as a sputtering to assist the above etching operation.

종래의 식각 방법에서 이러한 헬륨의 스퍼터링 작용은 주로 아르곤에 의해서 이루어진다. 아르곤은 층간 절연막(400)의 표면과 충돌하여 이온 피격(ion bombardment) 현상을 유도하여 상기한 식각을 보조한다. 그러나, 아르곤은 헬륨 등에 비해 상대적으로 매우 무거운 원소이므로, 상기한 이온 피격은 하부 막질 등에 매우 큰 플라즈마 침해를 발생시킬 수 있다.In the conventional etching method, the sputtering action of helium is mainly performed by argon. Argon collides with the surface of the interlayer insulating layer 400 to induce ion bombardment, thereby assisting the above etching. However, since argon is a relatively heavy element compared to helium and the like, the above ion bombardment can cause a very large plasma impingement on the lower film quality and the like.

이러한 플라즈마에 의한 침해로는 상기한 바와 같은 이온 피격에 의해 유기되는 전하 대전을 들 수 있다. 이러한 전하 대전은 하부의 강유전체 커패시터의 잔류 분극 특성에 영향을 미칠 수 있다. 예를 들어, 커패시터들 간의 잔류 분극 특성의 불균일을 야기할 수 있다. 커패시터간의 잔류분극 특성의 불균일은, FRAM 장치의 커패시터간의 잔류분극의 차이를 인식함에 의해서 데이터를 처리하는 방식에 의해서, 전체 FRAM 장치의 특성 불량을 유도할 수 있다.Examples of such interference by plasma include charge charging induced by the ion deposition as described above. Such charge charging may affect the residual polarization characteristics of the lower ferroelectric capacitor. For example, it may cause non-uniformity of residual polarization characteristics between the capacitors. Non-uniformity of residual polarization characteristics between capacitors may lead to poor characteristics of the entire FRAM device by a method of processing data by recognizing the difference in residual polarization between capacitors of the FRAM device.

이러한, 플라즈마 또는 이온 피격에 의한 침해는 플라즈마가 불균일할 때 통상 극심해진다. 즉, 국부적인 이온 전류(ion current)와 전자 전류(electron current)의 불균일이 플라즈마의 불균일에 의해서 유기되어, 절연막 등을 통해 전류가 F-N 터널링의 형태로 게이트 절연막에도 침해를 줄 수 있다. 이에 따라, 문턱 전압(V_TH) 이동(shift), 또는 C-V 특성 열화 등과 같은 불량이 발생할 수 있다.Such intrusion by plasma or ion bombardment is usually severe when the plasma is non-uniform. That is, local ion current and electron current nonuniformity are induced by the plasma nonuniformity, so that current may invade the gate insulating film in the form of FN tunneling through the insulating film or the like. Accordingly, defects such as threshold voltage V _TH shift or CV characteristic deterioration may occur.

그러나, 본 발명의 실시예에서는 아르곤에 비해 가벼운 원소인 헬륨을 식각 매개체로 이용되는 혼합 가스에 사용한다. 헬륨은 아르곤에 비해 가벼우므로, 식각 공정 중에 이온 피격 효과를 상대적으로 감소시킬 수 있다. 즉, 이온 피격 효과는 여기된 헬륨 이온 또는 아르곤 이온이 층간 절연막(400) 등과의 충돌에 의해서 발생하므로, 아르곤 이온에 비해 가벼운 헬륨 이온은 아르곤 이온에 비해서 낮은 충돌 에너지를 가진다. 이에 따라, 이온 피격 효과가 억제되어 감소된다.However, in the embodiment of the present invention, helium, which is lighter than argon, is used in a mixed gas used as an etching medium. Since helium is lighter than argon, the ion bombardment effect can be relatively reduced during the etching process. That is, since the ion bombardment effect is caused by the collision of the excited helium ions or argon ions with the interlayer insulating film 400 or the like, helium ions that are lighter than argon ions have a lower collision energy than argon ions. As a result, the ion bombardment effect is suppressed and reduced.

이와 같이 이온 피격 효과가 감소되므로, 하부의 강유전체 커패시터에 가해지는 플라즈마 침해를 억제할 수 있다. 따라서, 상기한 바와 같은 플라즈마 침해에 의한 잔류분극 특성의 불균일 등과 같은 불량을 방지할 수 있다.As described above, since the ion bombardment effect is reduced, it is possible to suppress plasma impingement applied to the lower ferroelectric capacitor. Therefore, it is possible to prevent defects such as non-uniformity of residual polarization characteristics due to plasma impingement as described above.

이와 같이 헬륨 가스를 포함하는 혼합 가스를 식각 매개체로 하는 건식 식각 방법으로, 플라즈마 침해를 방지하며 하부의 상부 전극(350)의 표면을 노출하는 콘택홀을 형성한다.As described above, the dry etching method using the mixed gas containing helium gas as an etching medium forms a contact hole that prevents plasma invasion and exposes the surface of the lower upper electrode 350.

도 2는 상부 전극(350)에 전기적으로 연결되는 금속 배선(600)을 형성하는 단계를 개략적으로 나타낸다.2 schematically illustrates a step of forming a metal line 600 electrically connected to the upper electrode 350.

구체적으로, 식각 마스크(500)를 제거한 후, 도전 물질, 예컨대, 알루미늄 또는 구리 등과 같은 금속 물질을 증착한다. 이후에, 패터닝을 수행하여 콘택홀에 의해서 노출되는 상부 전극(350)에 연결되는 플레이트 라인(plate line;600)을 형성한다.Specifically, after the etching mask 500 is removed, a conductive material, for example, a metal material such as aluminum or copper is deposited. Thereafter, patterning is performed to form a plate line 600 connected to the upper electrode 350 exposed by the contact hole.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.

상술한 본 발명에 따르면, 강유전체 커패시터의 상부 전극을 노출하는 콘택홀을, 헬륨 및 불소계 가스를 포함하는 혼합 가스를 식각 매개체로 하는 건식 식각 방법으로 형성할 수 있다. 아르곤에 비해 상대적으로 가벼운 헬륨을 이용함으로써, 이온 피격 효과가 억제할 수 있어 플라즈마 침해의 발생을 억제할 수 있다. 이에 따라, 플라즈마 침해에 의해서 발생하는 잔류분극값의 균일도를 개선할 수 있다.According to the present invention described above, the contact hole exposing the upper electrode of the ferroelectric capacitor can be formed by a dry etching method using a mixed gas containing helium and fluorine-based gas as an etching medium. By using helium, which is relatively lighter than argon, the ion bombardment effect can be suppressed and the occurrence of plasma impingement can be suppressed. As a result, it is possible to improve the uniformity of the residual polarization value generated by plasma impingement.

Claims (3)

강유전체 커패시터의 상부 전극 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the upper electrode of the ferroelectric capacitor; 상기 층간 절연막 상에 식각 마스크를 형성하는 단계;Forming an etching mask on the interlayer insulating film; 상기 식각 마스크에 의해 노출되는 상기 층간 절연막의 표면을 헬륨 및 불소계 가스를 포함하는 혼합 가스를 식각 매개체로 건식 식각하여 하부의 상기 상부 전극을 노출하는 단계를 포함하는 것을 특징으로 하는 커패시터의 상부 전극을 노출하는 콘택홀을 형성하는 방법.And dry-etching a mixed gas including helium and a fluorine-based gas on the surface of the interlayer insulating layer exposed by the etching mask with an etching medium to expose the upper electrode under the capacitor. A method for forming an exposed contact hole. 제1항에 있어서, 상기 상부 전극은The method of claim 1, wherein the upper electrode 백금족 금속 또는 백금족 금속의 산화물로 이루어지는 것을 특징으로 하는 커패시터의 상부 전극을 노출하는 콘택홀을 형성하는 방법.A method of forming a contact hole exposing a top electrode of a capacitor, comprising a platinum group metal or an oxide of a platinum group metal. 제1항에 있어서, 상기 헬륨 가스는The method of claim 1, wherein the helium gas is 대략 5sccm 내지 200sccm의 흐름 속도로 상기 건식 식각에 제공되는 것을 특징으로 하는 커패시터의 상부 전극을 노출하는 콘택홀을 형성하는 방법.A method for forming a contact hole exposing a top electrode of a capacitor, characterized in that it is provided to the dry etching at a flow rate of approximately 5 sccm to 200 sccm.