KR20010014761A - Dram cell having reduced transfer device leakage and process of manufacture - Google Patents

Dram cell having reduced transfer device leakage and process of manufacture Download PDF

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KR20010014761A
KR20010014761A KR1020000020383A KR20000020383A KR20010014761A KR 20010014761 A KR20010014761 A KR 20010014761A KR 1020000020383 A KR1020000020383 A KR 1020000020383A KR 20000020383 A KR20000020383 A KR 20000020383A KR 20010014761 A KR20010014761 A KR 20010014761A
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KR
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capacitor
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transfer device
dram cell
boron
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KR1020000020383A
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아가히파리드
헴브리찰스
호허버트
스리니바산라드히카
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인터내셔널 비지네스 머신즈 코포레이션
인피니언 테크놀로지스 노쓰 아메리카 코포레이션
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Abstract

PURPOSE: A DRAM cell is provided to reduce the OFF-state current of an FET in a DRAM cell and provide a mathod for manufacturing to keep the leakage of a source and drain joint small. CONSTITUTION: Boron ions are implanted at a high concentration into a silicon substrate (1) provided with a source area (13) and a drain area (15), so that a boron concentration layer (28) is formed on the surface of the substrate, and an oxide layer (29) is formed on the side of a gate (18) as well as on a source and drain part and a nitride spacer (30) is formed thereon. Then, the source and drain part is etched and a polysilicon layer (36) is accumulated thereon, and an RTO is applied thereto at 1000°C or higher. Thus, a transfer device channel part under the gate (18) is left at a high concentration, and after the boron ions on the source area (13) and drain area (15) are diffused in the polysilicon layer (36), the polysilicon layer (36) is removed.

Description

디램 셀용 트랜스퍼 디바이스 제조방법과 디램 셀{DRAM CELL HAVING REDUCED TRANSFER DEVICE LEAKAGE AND PROCESS OF MANUFACTURE}Method for manufacturing transfer device for DRAM cell and DRAM cell {DRAM CELL HAVING REDUCED TRANSFER DEVICE LEAKAGE AND PROCESS OF MANUFACTURE}

본 발명은 일반적으로 반도체 디바이스에 관한 것으로서, 특히 감소된 오프 전류(off curent : Ioff)와 낮은 소스-드레인(source-drain) 누설을 갖는 전계효과 트랜지스터에 관한 것이다.FIELD OF THE INVENTION The present invention relates generally to semiconductor devices, and more particularly to field effect transistors having reduced off current (I off ) and low source-drain leakage.

DRAM 셀은 전형적으로 트랜스퍼 디바이스와 캐패시터를 갖는다. DRAM 셀은 연속적으로 인가된 전력에도 단지 일시적으로, 즉 밀리초 단위로 정보를 보유할 수 있기 때문에 명명되어진 것이다. 따라서 셀은 정기적으로 읽어내야 하며, 또 리프레쉬(refresh)해야 한다. 저장시간은 처음에 상당히 짧게 나타날 수 있지만, 리프레쉬 주기 사이에 수많은 기억동작을 허용하는 데에는 실질적으로 충분히 긴 시간이다. 비트 당의 단가, 디바이스 밀도 및 사용상의 융통성(즉 읽고 쓰는 동작이 가능)은 오늘날 DRAM 셀을 가장 광범위하게 사용된 반도체 기억 형태로 만들었다.DRAM cells typically have transfer devices and capacitors. DRAM cells are named because they can retain information only temporarily, i.e., in milliseconds, even with continuously applied power. Therefore, the cell must be read regularly and refreshed. The storage time may appear quite short at first, but it is substantially long enough to allow a large number of memory operations between refresh cycles. The cost per bit, device density, and flexibility in use (ie read and write operations) have made DRAM cells the most widely used form of semiconductor memory today.

DRAM 셀의 집적회로 기술은 일반적으로 단일 실리콘 기판에 수많은 트랜스퍼 디바이스를 형성할 수 있는 능력에 기초한다. 트랜스퍼 디바이스의 한 종류는 전계효과 트랜지스터(FET)이다. FET에는 두 가지 주요한 종류가 있다. 하나는 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)(또는 절연 게이트 전계효과 트랜지스터, IGFET)이고, 다른 하나는 접합 게이트 FET(JFET)이다.Integrated circuit technology in DRAM cells is generally based on the ability to form numerous transfer devices on a single silicon substrate. One type of transfer device is a field effect transistor (FET). There are two main types of FETs. One is a metal oxide semiconductor field effect transistor (MOSFET) (or an insulated gate field effect transistor, IGFET) and the other is a junction gate FET (JFET).

FET는 기판에 형성된 제어 게이트와 소스와 드레인 구역을 포함한다. 소스와 드레인 구역은 통상적으로 보론과 같은 이온이나 도펀트(dopant)를 반도체 기판의 표면 내로 주입하여 형성한다. 반도체 기판은 이온 주입에 의해 형성되는 강하게 도핑된 p+ 샬로우 웰(shallw well)을 포함하는 단결정 실리콘으로 만들어지는 것이 전형적이다. 제어 게이트는 소스와 드레인 구역 사이의 영역 상에 침착되는 유전성 절연체 상에 형성된다. 전압이 제어 게이트에 인가될 때, 기판에서의 가동 하전입자는 소스와 드레인 구역 사이의 구역에서 전도성 채널을 형성한다. 따라서 FET에서 채널은 소스와 드레인 구역 사이의 실리콘 구역의 표면에서 유도되고, 소스와 드레인 사이의 채널에서의 전하의 터널링(tunneling)은 채널의 상부에 배치된 게이트에 의해 제어된다. 채널이 형성되면, 트랜지스터가 턴 온(turn on)되고, 전류가 소스와 드레인 구역 사이를 흐르게 될 것이다.The FET includes control gates and source and drain regions formed in the substrate. Source and drain regions are typically formed by implanting ions or dopants, such as boron, into the surface of a semiconductor substrate. Semiconductor substrates are typically made of single crystal silicon containing strongly doped p + shallow wells formed by ion implantation. The control gate is formed on the dielectric insulator deposited on the region between the source and drain regions. When a voltage is applied to the control gate, the movable charged particles in the substrate form a conductive channel in the region between the source and drain regions. The channel in the FET is thus induced at the surface of the silicon region between the source and drain regions, and the tunneling of the charge in the channel between the source and drain is controlled by a gate disposed on top of the channel. Once the channel is formed, the transistor will turn on and current will flow between the source and drain regions.

웨이퍼 상에 제조된 집적회로의 수는 해마다 기하급수적으로 증가해왔다. 각각의 집적회로 칩의 사이즈는 집적회로 제조기법의 향상에 의해 성공적으로 최소화될 수 있다는 것은 공지의 사실이다. 한 가지 방법은 FET에서 채널의 길이를 단축시키는 것이다. 그러나 불행하게도 FET에서 단축 채널은 심각한 결점을 내포하고 있다.The number of integrated circuits fabricated on wafers has grown exponentially each year. It is well known that the size of each integrated circuit chip can be successfully minimized by improvements in integrated circuit fabrication techniques. One way is to shorten the length of the channel in the FET. Unfortunately, short-channels in FETs have serious drawbacks.

한 가지 결점은 오프 전류(Ioff)로서 관련되는 게이트의 페쇄시에 게이트를 통해 캐패시터로부터 전류의 누설을 억제할 필요성이 있는 것이다. 전류 누설은 보유시간을 감소시킨다. 게이트 누설의 제어는 채널 길이가 DRAM 셀에서 감소됨에 따라 더욱 어렵게 된다. 또한 차세대 DRAM 제품은 낮은 전력과 긴 리프레쉬 주기를 요구할 지도 모른다.One drawback is the need to suppress leakage of current from the capacitor through the gate upon closing of the gate, which is referred to as off current I off . Current leakage reduces retention time. Control of gate leakage becomes more difficult as the channel length is reduced in the DRAM cell. Next-generation DRAM products may also require lower power and longer refresh cycles.

Ioff를 감소시키기 위한 통상의 방법은 실리콘 기판에 형성된 샬로우 웰에서 도펀트 농도를 증가시키는 것이다. 게이트 전극 재료를 n-채널 FET를 위한 p-형 폴리실리콘 게이트와 같은 FET의 게이트 전극으로서 사용하는 경우에, 반도체 기판과 폴리실리콘 사이의 일 함수 차이가 비교적 커서 임계전압(threshold voltage : Vt)이 낮아진다. 따라서 일반적으로 채널구역은 기판의 것과 동일한 전기전도성을 갖는 보론과 같은 불순물로 이온 주입하여 임계전압을 높이도록 조정한다. 그러나 불행하게도 웰에서 도펀트 농도를 증가시킴으로써 저장 노드(node) 누설, 전계증강 접합부 누설 및 게이트 유도 드레인 누설이 모두 악화된다.A common way to reduce I off is to increase the dopant concentration in the shallow wells formed in the silicon substrate. When the gate electrode material is used as the gate electrode of a FET such as a p-type polysilicon gate for an n-channel FET, the work function difference between the semiconductor substrate and the polysilicon is relatively large so that the threshold voltage (Vt) is increased. Lowers. Therefore, in general, the channel region is adjusted to increase the threshold voltage by ion implantation with impurities such as boron having the same electrical conductivity as that of the substrate. Unfortunately, increasing dopant concentration in the wells exacerbates both storage node leakage, field enhancement junction leakage, and gate induced drain leakage.

또한 채널이 짧아짐에 따라 채널에서 전계가 증가한다. 채널에서 캐리어의 이동도는 전계가 포화치에 도달할 때까지 전계의 증가와 더불어 증가한다. 전계가 계속해서 증가하면, 캐리어의 양은 드레인 근처의 구역에서 배로 될 거이고, 이 상황은 기판에 전류를 발생시켜서 기생 바이폴라 접합(parasitic bipolar junction) 트랜지스터를 이루게 된다.In addition, as the channel shortens, the electric field increases in the channel. The mobility of carriers in the channel increases with the increase of the electric field until the electric field reaches saturation. As the electric field continues to increase, the amount of carriers will double in the region near the drain, creating a parasitic bipolar junction transistor by generating current in the substrate.

통상의 FET를 DRAM 셀에 제조할 때 나타나는 결함은 트랜지스터가 꺼질 때 게이트를 통해 캐패시터로부터의 누설 전류와, 샬로우 웰과 소스 및 드레인 양자 사이의 접합부 누설을 감소시키기 위한 필요성이 여전히 존재한다는 점이다. 통상의 제조 프로세스의 단점을 극복하기 위하여 새로운 프로세스가 제공된다. 본 발명의 목적은 트랜지스터의 Ioff를 감소시킴과 동시에 소스-드레인 접합부 누설을 낮게 유지시키는 제조 프로세스를 제공하는 것이다.The drawback of manufacturing a conventional FET in a DRAM cell is that there is still a need to reduce leakage current from the capacitor through the gate and the junction leakage between both the shallow well and the source and drain when the transistor is turned off. . New processes are provided to overcome the shortcomings of conventional manufacturing processes. It is an object of the present invention to provide a fabrication process that reduces the I off of a transistor while at the same time keeping the source-drain junction leakage low.

상기 및 기타 목적을 달성하기 위하여, 본 발명은 캐패시터를 갖는 DRAM 셀을 위한 트랜스퍼 디바이스를 제조하기 위한 프로세스를 제공한다. 트랜스퍼 디바이스의 채널은 드레인 및 소스(drain and source)보다 높은 보론 이온 농도를 갖는다. 이러한 구성은 프로세스에 의해 제조된 DRAM 셀에서 임계전압(threshold voltage : Vf)을 증가시키고, 오프 전류(off current : Ioff)를 감소시킨다.In order to achieve the above and other objects, the present invention provides a process for manufacturing a transfer device for a DRAM cell having a capacitor. The channel of the transfer device has a higher boron ion concentration than the drain and source. This configuration increases the threshold voltage (Vf) and reduces the off current (I off ) in the DRAM cells fabricated by the process.

한 실시예에서, DRAM 셀을 위한 트랜스퍼 디바이스는 다음과 같은 단계로 제조한다. 먼저 소스 구역, 드레인 구역 및 채널 구역을 갖는 실리콘 기판을 제조한 다음, 보론 이온을 실리콘 기판에 주입한다. 채널은 주입 중에 최대 도우즈(dose)의 보론 이온을 수용하여 DRAM 셀에서 임계전압을 증가시키고 Ioff를 감소시킨다.In one embodiment, a transfer device for a DRAM cell is manufactured in the following steps. First, a silicon substrate having a source region, a drain region, and a channel region is manufactured, and boron ions are implanted into the silicon substrate. The channel receives the maximum dose of boron ions during implantation to increase the threshold voltage and reduce I off in the DRAM cell.

다른 실시예에서, DRAM 셀을 위한 트랜스퍼 디바이스는 다음과 같은 단계로 제조한다. 먼저 소스 구역과 드레인 구역을 갖는 실리콘 기판을 제조한 다음, 보론 이온을 기판 내로 주입하여 기판에 보론이 농축된 표면부를 형성한다. 이 단계에 이어서 희생 층을 소스 구역과 드레인 구역 상에 형성한 다음, 채널이 소스 구역과 드레인 구역보다 더 높은 농도의 보론 이온을 갖도록 소스 구역과 드레인 구역의 적어도 일부로부터 보론 이온을 제거하여 DRAM 셀에서 임계전압을 증가시키고 Ioff를 감소시킨다.In another embodiment, a transfer device for a DRAM cell is manufactured in the following steps. First, a silicon substrate having a source region and a drain region is manufactured, and then boron ions are implanted into the substrate to form a boron-concentrated surface portion on the substrate. Following this step, a sacrificial layer is formed on the source and drain regions, and then the boron ions are removed from at least a portion of the source and drain regions so that the channel has a higher concentration of boron ions than the source and drain regions. Increases the threshold voltage and decreases I off .

전술한 일반적인 설명과 후술할 상세한 설명은 예시적인 것으로서, 본 발명을 제한하는 것이 아니다.The foregoing general description and the following detailed description are exemplary and are not limitative of the invention.

도 1a는 트렌치 캐패시터에 전기접속된 FET의 개략도,1A is a schematic diagram of a FET electrically connected to a trench capacitor,

도 1b는 적층형 캐패시터에 전기접속된 FET의 개략도,1B is a schematic diagram of a FET electrically connected to a stacked capacitor,

도 2는 전구체 소스와 전구체 드레인 구역을 갖는 실리콘 기판의 개략도,2 is a schematic representation of a silicon substrate having a precursor source and a precursor drain region,

도 3은 기판 상에 부분적으로 형성된 마스크를 갖는 도 2의 실리콘 기판의 개략도,3 is a schematic representation of the silicon substrate of FIG. 2 with a mask partially formed on the substrate;

도 4는 보론 이온이 주입된 도 3의 실리콘 기판의 개략도,4 is a schematic view of the silicon substrate of FIG. 3 implanted with boron ions,

도 5는 보론 이온이 주입된 도 2의 실리콘 기판의 개략도,5 is a schematic view of the silicon substrate of FIG. 2 implanted with boron ions,

도 6은 농축된 보론 구역을 갖는 도 5의 실리콘 기판의 개략도,6 is a schematic view of the silicon substrate of FIG. 5 with concentrated boron zones,

도 7은 기판 상에 부분적으로 형성된 게이트를 갖는 도 6의 실리콘 기판의 개략도,7 is a schematic representation of the silicon substrate of FIG. 6 with a gate partially formed on the substrate;

도 8은 산화물 층과 질화물 층을 갖는 도 7의 실리콘 기판의 개략도,8 is a schematic representation of the silicon substrate of FIG. 7 with an oxide layer and a nitride layer;

도 9는 노출된 실리콘 부분을 갖는 도 8의 실리콘 기판의 개략도,9 is a schematic representation of the silicon substrate of FIG. 8 with exposed silicon portions;

도 10은 기판 상에 부분적으로 형성된 희생 층을 갖는 도 9의 실리콘 기판의 개략도,10 is a schematic representation of the silicon substrate of FIG. 9 with a sacrificial layer partially formed on the substrate;

도 11은 농축 보론 구역의 일부가 희생 층 내로 외부확산된 도 10의 실리콘 기판의 개략도,11 is a schematic representation of the silicon substrate of FIG. 10 with a portion of the concentrated boron zone externally diffused into the sacrificial layer;

도 12는 기판 상에 형성된 폴리실리콘을 갖는 도 9의 실리콘 기판의 개략도,12 is a schematic representation of the silicon substrate of FIG. 9 with polysilicon formed on the substrate;

도 13은 두 가지의 다른 보론 이온 주입 후 NFET에서의 샬로우 보론 프로파일의 개략도,13 is a schematic diagram of a shallow boron profile in an NFET after two different boron ion implantations,

도 14는 두 가지의 다른 샬로우 보론 이온 주입 후 NFET 소스 및 드레인 영역 누설의 개략도,14 is a schematic diagram of NFET source and drain region leakage after two different shallow boron ion implantations,

도 15는 희생 층을 사용한 및 사용하지 않은 세 가지의 NFET 디바이스 구역의 보론 프로파일의 개략도.15 is a schematic of the boron profile of three NFET device zones with and without a sacrificial layer.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

1 : 실리콘 기판 4 : 적층 캐패시터1: Silicon Substrate 4: Multilayer Capacitor

5 : 상부 전도성 층 6 : 절연 층5: upper conductive layer 6: insulating layer

7 : 하부 전도성 층 8 : 유전체 층7: lower conductive layer 8: dielectric layer

9 : 절연 막 10 : n-웰9: insulating film 10: n-well

11 : p-웰 12 : FET11: p-well 12: FET

13 : 소스 구역 14 : 소스13: source zone 14: source

13a, 13b : 노출부 15 : 드레인 구역13a, 13b: exposed part 15: drain area

16 : 드레인 18 : 게이트16: drain 18: gate

19 : 채널 20 : 트렌치 캐패시터19: channel 20: trench capacitor

22 : 매립형 스트랩 24 : 마스크22: buried strap 24: mask

26 : 샬로우 웰 28 : 샬로우 농축보론 부분26: shallow well 28: shallow shallow boron portion

29 : 산화물 층 30 : 질화물 스페이서29 oxide layer 30 nitride spacer

34 : 희생 산화물 층 36 : 폴리실리콘 층34: sacrificial oxide layer 36: polysilicon layer

본 발명은 첨부도면을 참조로 한 상세한 설명으로부터 잘 이해될 것이다. 통상의 관례에 따라서 도면의 각종 특징부는 축적하여 도시하지 않았다. 이와 반대로 각종 특징부의 치수는 명확성을 기하기 위해 임의로 확장 또는 축소했다.The invention will be better understood from the detailed description with reference to the accompanying drawings. In accordance with common practice, various features of the drawings are not drawn to scale. In contrast, the dimensions of the various features have been arbitrarily expanded or reduced for clarity.

본 발명을 도면을 참조로 하여 이하 설명하는데, 모든 도면에서 동일 소자에는 동일 도면부호를 붙였다. 모든 도면은 제한하기보다는 예시하기 위한 것으로서, 본 발명의 프로세스를 용이하게 설명하기 위한 것이다.The present invention will be described below with reference to the drawings, wherein like reference numerals designate like elements in all the drawings. All drawings are intended to illustrate rather than limit, and to easily explain the process of the present invention.

두 가지의 기본적인 비평면 캐패시터 디자인, 즉 도 1a에 도시된 바와 같은 트렌치 캐패시터(trench capacitor)와 도 1b에 도시된 바와 같은 적층 캐패시터(stacked capacitor)가 있다. 통상의 트렌치 캐패시터 DRAM 셀에 있어서, 전하는 원칙적으로 수직 방향으로 저장된다. 도 1a의 DRAM 셀은 n-웰(10, well)과 p-웰(11), p-웰에 형성된 전계효과 트랜지스터(12, FET), 트렌치형 저장 캐패시터(20) 및 매립형 스트랩(22, buried strap)을 갖는 실리콘 기판(1)을 포함한다. FET(12)는 소스(14), 드레인(16), 게이트(18) 및 전형적으로 게이트(18) 아래에서 이에 인접하여 배치된 채널(19)을 포함한다. 트렌치형 저장 캐패시터(20)는 매립형 스트랩(22)에 의해 FET(12)에 전기접속되어 있다.There are two basic non-planar capacitor designs, a trench capacitor as shown in FIG. 1A and a stacked capacitor as shown in FIG. 1B. In conventional trench capacitor DRAM cells, the charge is stored in the vertical direction in principle. The DRAM cell of FIG. 1A is buried with n-wells 10 and p-wells 11, field effect transistors 12 and FETs formed in the p-wells, trenched storage capacitors 20 and buried straps 22. a silicon substrate 1 having a strap. FET 12 includes a source 14, a drain 16, a gate 18, and a channel 19, typically disposed below and adjacent to the gate 18. Trench type storage capacitor 20 is electrically connected to FET 12 by a buried strap 22.

적층 캐패시터는 도 1b에 도시된 바와 같이 전하를 수평으로 저장한다. 도 1b에 도시된 DRAM 셀은 실리콘 기판(1)과, 소스(14), 드레인(16), 게이트(18) 및 게이트 아래에 배치된 채널(19)을 갖는 상기 실리콘 기판에 형성된 FET(12)를 포함한다. 적층 캐패시터(4)는 상부 전도성 층(5), 절연 층(6), 하부 전도성 층(7), 유전체 층(8) 및 절연 막(9)으로 이루어진다.The stacked capacitor stores the charge horizontally as shown in FIG. 1B. The DRAM cell shown in FIG. 1B is a FET 12 formed in the silicon substrate having a silicon substrate 1, a source 14, a drain 16, a gate 18, and a channel 19 disposed under the gate. It includes. The multilayer capacitor 4 consists of an upper conductive layer 5, an insulating layer 6, a lower conductive layer 7, a dielectric layer 8 and an insulating film 9.

도 1a 및 1b에는 단일 DRAM 셀이 도시되어 있지만, 복수개의 DRAM 셀도 정상적으로 형성됨을 당업자는 이해할 것이다. 본 발명은 부가적으로 트렌치형 저장 캐패시터(20)와 적층형 저장 캐패시터(4) 양자를 제조하는데 이용할 수 있다.While a single DRAM cell is shown in FIGS. 1A and 1B, those skilled in the art will understand that a plurality of DRAM cells are also normally formed. The invention can additionally be used to fabricate both trenched storage capacitors 20 and stacked storage capacitors 4.

트랜스퍼 디바이스(즉 FET)의 채널(19)을 강하게 도핑함으로써 임계전압(threshold voltage)을 증가시킬 수 있다는 것이 발견되었다. 또한 소스와 드레인 구역에서의 보론 농도를 감소시키면, 트랜지스터가 꺼질 때(Ioff) 매립형 스트랩 주위의 접합부 누설의 감소로 인해 저장 캐패시터로부터의 누설 전류가 감소된다는 사실이 발견되었다. 본 발명의 프로세스는 도 2에 도시된 바와 같이 전구체 소스 구역(13, 소스 구역)과 전구체 드레인 구역(15, 드레인 구역)을 갖는 실리콘 기판(1)을 제공하는 것으로부터 개시된다.It has been found that the threshold voltage can be increased by strongly doping the channel 19 of the transfer device (ie FET). It has also been found that reducing the boron concentration in the source and drain regions reduces the leakage current from the storage capacitor due to the reduction in junction leakage around the buried strap when the transistor is turned off (I off ). The process of the present invention begins with providing a silicon substrate 1 having a precursor source region 13 (source region) and precursor drain region 15 (drain region) as shown in FIG.

제 1 실시예에서, 게이트(18)의 특징부를 갖는 마스크(24)를 도 3에 도시된 바와 같이 소스 구역(13)과 드레인 구역(15) 상에 형성한다. 이 실시예에서, 보론 이온은 게이트(18)가 궁극적으로 존재하는 장소에만 주입된다. 마스크(24)는 적어도 보론 이온 주입부분을 차단하는데, 후술하는 바와 같이 소스 구역(13)과 드레인 구역(15) 내로의 주입은 제한한다. 마스크(24)는 당업자에게 잘 알려진 기법을 이용하여 형성하는데, 이것은 본 발명에서는 중요하지 않다. 게이트(18)를 포지티브 레지스트(positive resist)로 형성하는 경우에는, 마스크(24)는 네거티브(negative) 레지스트인 것이 바람직하고, 반면에 게이트(18)를 네거티브 레지스트로 형성하는 경우에는, 마스크(24)는 포지티브 레지스트인 것이 바람직하다.In the first embodiment, a mask 24 having features of the gate 18 is formed on the source region 13 and the drain region 15 as shown in FIG. 3. In this embodiment, boron ions are implanted only where the gate 18 is ultimately present. Mask 24 blocks at least the boron ion implantation portion, limiting implantation into source region 13 and drain region 15 as described below. Mask 24 is formed using techniques well known to those skilled in the art, which is not critical to the present invention. When the gate 18 is formed of a positive resist, the mask 24 is preferably a negative resist, whereas when the gate 18 is formed of a negative resist, the mask 24 is formed. ) Is preferably a positive resist.

마스크(24) 형성에 이어서 기판(1)의 표면에 도 4에 도시된 바와 같이 1-10×1012/㎠의 밀도에서 1-20KeV의 에너지로 바람직하게 보론(B) 이온을 주입한다. 보론 이온을 주입하면, 게이트(18)가 궁극적으로 존재하게 되는 소스 구역(13)과 드레인 구역(15) 사이의 기판(1) 부분에 샬로우 웰(26, shallow well)이 형성된다. 이 단계에서 보론 이온은 매립형 스트랩(22) 내로의 주입이 적어도 부분적으로 차단되어 매립형 스트랩 접합부의 누설이 감소된다. 이온 주입에 이어서 통상의 DRAM 프로세스 단계를 실행하여 DRAM 셀을 완성한다.Following formation of the mask 24, boron (B) ions are preferably implanted into the surface of the substrate 1 at an energy of 1-20K e V at a density of 1-10 × 10 12 / cm 2 as shown in FIG. 4. . Implanting boron ions forms shallow wells 26 in the portion of substrate 1 between source region 13 and drain region 15 where gate 18 ultimately resides. In this step, the boron ions are at least partially blocked from implanting into the buried strap 22 to reduce leakage of the buried strap junction. Ion implantation is followed by conventional DRAM process steps to complete the DRAM cell.

본 발명의 제 2 실시예를 이하 설명한다. 먼저 소스 구역(13)과 드레인 구역(15)을 갖는 실리콘 기판(1)을 도 5에 도시된 바와 같이 제공한 다음, 기판(1)의 표면에 1-10×1012/㎠의 밀도에서 1-20KeV의 에너지로 바람직하게 보론 이온을 주입한다. 보론 이온을 주입하면, 도 6에 도시된 바와 같이 기판(1)의 표면에 샬로우 농축 보론 부분(28)이 발생하게 된다.A second embodiment of the present invention will be described below. First, a silicon substrate 1 having a source region 13 and a drain region 15 is provided as shown in FIG. 5, and then 1 at a density of 1-10 × 10 12 / cm 2 on the surface of the substrate 1. The boron ions are preferably implanted with an energy of -20 K e V. When boron ions are implanted, the shallow concentrated boron portion 28 is generated on the surface of the substrate 1 as shown in FIG.

프로세스의 다음 단계로서, 도 7에 도시된 바와 같이 소스 구역(13)과 드레인 구역(15) 사이의 실리콘 기판(1) 상에 게이트(18)를 형성한다. 게이트(18)는 통상의 방법을 이용하여 형성하는데, 이것은 본 발명에 중요하지 않다.As a next step of the process, a gate 18 is formed on the silicon substrate 1 between the source region 13 and the drain region 15 as shown in FIG. Gate 18 is formed using conventional methods, which is not critical to the present invention.

다음에 도 8에 도시된 바와 같이, 산화물 층(29)을 실리콘 기판(1)의 소스와 드레인 구역 상에서 게이트(18)의 측벽을 따라 성장시키는데, 이것은 또한 농축 보론 구역(28)의 일부이다. 다음에 질화물 스페이서(30)를 산화물 층(29) 상에 형성한다. 스페이서(30, spacer)는 화학증착과 후속 건식 에칭과 같은 통상의 방법으로 형성한다.Next, as shown in FIG. 8, an oxide layer 29 is grown along the sidewalls of the gate 18 on the source and drain regions of the silicon substrate 1, which is also part of the concentrated boron region 28. Next, nitride spacers 30 are formed on the oxide layer 29. The spacer 30 is formed by conventional methods such as chemical vapor deposition and subsequent dry etching.

다음에 마스크 프로세스를 실행하는데, DRAM 어레이(array)는 노출 또는 개방시키는 반면에 외부 지지회로는 가린다. 레지스트의 적용과, 포토리소그래피(photolithography)에 의한 레지스트 패턴(pattern)의 형성과 같은 통상의 기법을 이용하여 블록 레벨(block level) 마스크(비도시)를 외부 지지회로 상에 형성한다. 그러나 DRAM 어레이 상에는 블록 레벨 마스크를 형성하지 않는다. 다음에 질화물 스페이서(30) 아래에 놓이지 않은 산화물 층(29)의 부분을 에칭, 바람직하게는 화학 다운-스트림 에칭(chemical down-stream etching : CDE)이나 반응성 이온 에칭(RIE)을 이용하여 제거한다. 에칭 단계는 도 9에 도시된 바와 같이 기판(1)의 농축보론 부분(28)의 소스 구역(13)과 드레인 구역(15) 각각에 노출부(13a, 15a)를 발생시킨다. 에칭 단계 이후 블록 레벨 마스크를 제거한다.Next, a mask process is executed in which the DRAM array is exposed or opened while the external support circuit is covered. A block level mask (not shown) is formed on an external support circuit using conventional techniques such as application of resist and formation of a resist pattern by photolithography. However, no block level mask is formed on the DRAM array. A portion of the oxide layer 29 not underlying the nitride spacer 30 is then removed using etching, preferably chemical down-stream etching (CDE) or reactive ion etching (RIE). . The etching step generates exposed portions 13a and 15a in each of the source region 13 and the drain region 15 of the concentrated boron portion 28 of the substrate 1 as shown in FIG. The block level mask is removed after the etching step.

다음에 도 10에 도시된 바와 같이, 희생 층(34)을 노출부(13a, 15a) 상에 형성한다. 희생 산화물 층(34)은 폴리실리콘 또는 산화물인 것이 바람직하다. 다음에 1000℃ 이상의 급속 열산화(rapid thermal oxidation : RTO)를 실행한다. RTO는 도 11에 도시된 바와 같이 주입된 보론 이온을 소스와 드레인 구역 상의 농축보론 부분(28)으로부터 희생 산화물 층(34) 내로 구동시킨다. 이 단계는 게이트(18)의 형성 후에 실행하므로 채널 구역은 일반적으로 변하지 않는다.Next, as shown in FIG. 10, a sacrificial layer 34 is formed on the exposed portions 13a and 15a. Sacrificial oxide layer 34 is preferably polysilicon or oxide. Next, rapid thermal oxidation (RTO) of 1000 ° C or higher is performed. RTO drives the implanted boron ions into the sacrificial oxide layer 34 from the concentrated boron portion 28 on the source and drain regions as shown in FIG. This step is performed after the formation of the gate 18 so that the channel region generally does not change.

도 12에 도시된 바와 같은 바람직한 실시예에서, 희생 층(34)을 형성하기 전에 두께가 약 50 내지 100Å인 얇은 폴리실리콘 층(36)을 소스 구역(13), 드레인 구역(15), 게이트(18) 및 질화물 스페이서(30) 상에 침착한다. 다음에 폴리실리콘 층(36)을 약 1000℃ 이상의 RTO 처리하여 보론 이온을 소스와 드레인 구역 상의 농축보론 부분(28)으로부터 폴리실리콘 층(36) 내로 외부확산(outdiffusion)시킨다. 다음에 HF 에칭과 같은 습식 에칭 프로세스를 이용하여 폴리실리콘 층(36)을 바람직하게 제거한다.In a preferred embodiment as shown in FIG. 12, a thin polysilicon layer 36 having a thickness of about 50 to 100 microns thick is formed prior to forming the sacrificial layer 34. The source region 13, the drain region 15, the gate ( 18) and nitride spacers 30. The polysilicon layer 36 is then subjected to RTO treatment at least about 1000 ° C. to allow outdiffusion of boron ions from the concentrated boron portion 28 on the source and drain regions into the polysilicon layer 36. Next, the polysilicon layer 36 is preferably removed using a wet etching process such as HF etching.

상기한 바와 같은 보론 이온의 외부확산에 이어서 정상적 DRAM 프로세싱을 속행한다. 희생 층(34)은 인 이온을 주입하는 후속 단계 중에 스크린(screen) 산화물 층으로서 사용하는 것이 바람직하다. 이 단계는 정상적 DRAM 제조에서 통상 실행되는 것이다.Following outdiffusion of boron ions as described above, normal DRAM processing is continued. Sacrificial layer 34 is preferably used as a screen oxide layer during subsequent steps of implanting phosphorus ions. This step is commonly performed in normal DRAM manufacturing.

이하의 예는 본 발명의 전반적 특징을 보다 명확하게 증명하기 위한 것으로서, 본 발명을 예시하는 것이지 제한하는 것은 아니다.The following examples are intended to more clearly demonstrate the general features of the present invention and are intended to illustrate, but not to limit the present invention.

예 1Example 1

보론 이온 주입을 5.5×1012/㎠와 4.5×1012/㎠의 밀도에서 10KeV의 에너지로 NFET에서 실행했다. 이 주입의 샬로우 보론 프로파일(profile)은 도 13에 도시했다. 도 14는 밀도가 다른 5.5×1012/㎠와 4.5×1012/㎠의 두 가지 샬로우 p-웰 주입 도우즈(dose)에 대한 NFET 소스와 드레인 영역 전류 누설(Ioff)의 그래프이다. 도 14에 도시된 바와 같이, 누설은 기판의 표면 근처의 보론 농도에 상당히 의존한다. 보론 이온 도우즈의 30% 감소는 영역 누설을 배 이상 감소시키는 결과로 나타나 있다.Boron ion implantation was performed in an NFET with an energy of 10 K e V at a density of 5.5 × 10 12 / cm 2 and 4.5 × 10 12 / cm 2. The shallow boron profile of this injection is shown in FIG. 13. FIG. 14 is a graph of NFET source and drain region current leakage (I off ) for two shallow p-well injection doses of 5.5 × 10 12 / cm 2 and 4.5 × 10 12 / cm 2 with different densities. As shown in FIG. 14, leakage is highly dependent on the boron concentration near the surface of the substrate. A 30% reduction in boron ion dose results in a twofold reduction in area leakage.

예 2Example 2

도 15는 10KeV의 에너지에서 14.5×1012/㎠의 샬로우 웰 보론 주입 도우즈를 갖는 NFET의 세 개의 구역에서 보론 프로파일을 모의 실험한 것이다. 실험은 TSUPREM-4를 이용하여 실행했다. 도 15에는 소스와 드레인, 약하게 도핑된 드레인(LDD) 및 채널 구역에 해당하는 세 가지 세트의 그래프가 도시되어 있다. 보론 이온 농도는 게이트 산화물의 상부로부터 실리콘 기판 내 까지의 거리 함수로서 도시한 것이다. 그래프의 각각의 세트는 희생 층 외부확산 프로세스를 거친 보론 프로파일과 거치지 않은 보론 프로파일을 나타내는 두 가지의 곡선으로 구성되어 있다.FIG. 15 simulates a boron profile in three zones of an NFET with shallow well boron injection doses of 14.5 × 10 12 / cm 2 at an energy of 10K e V. The experiment was performed using TSUPREM-4. 15 shows three sets of graphs corresponding to source and drain, lightly doped drain (LDD) and channel region. Boron ion concentration is shown as a function of distance from the top of the gate oxide to the silicon substrate. Each set of graphs consists of two curves representing the boron profile through the sacrificial layer outdiffusion process and the boron profile without.

희생 층 내로의 보론 이온의 외부확산의 영향은 보론 농도가 외부확산을 거치지 않은 프로세스와 비교하여 표면 근처에서 3 팩터(a factor of 3) 만큼 떨어진 두 개의 가장 낮은 그래프로 표시된 바와 같이 뚜렷하다. LDD 구역에서의 보론의 추출도 역시 뚜렷하지만, 그 레벨은 한참 낮다. 채널 구역에서는, 보론 프로파일이 보론이 희생 층 내로 외부확산된 후에 거의 변하지 않는다. 이 결과는 희생 층 내로의 보론의 외부확산이 소스와 드레인 구역에서보다 채널 구역에서 더 높은 보론 농도의 요구조건을 만족시킨다는 것을 보여준다.The effect of outdiffusion of boron ions into the sacrificial layer is evident, as indicated by the two lowest graphs where the boron concentration is separated by a factor of 3 near the surface as compared to the process without external diffusion. Extraction of boron in the LDD zone is also distinct, but at a very low level. In the channel region, the boron profile hardly changes after the boron is diffused out into the sacrificial layer. This result shows that the outdiffusion of boron into the sacrificial layer satisfies the requirement of higher boron concentration in the channel region than in the source and drain regions.

이상 본 발명을 특정 실시예를 참조로 하여 예시하고 설명했지만, 본 발명을 그에 제한시키고자 한 것이 아니며, 오히려 본 발명의 정신 내에서 또 특허청구범위의 범주와 영역 내에서는 각종 수정이 가능하다.While the invention has been illustrated and described with reference to specific embodiments, it is not intended to limit the invention thereto, but rather various modifications are possible within the spirit and scope of the claims.

본 발명에 따라서, 트랜스퍼 디바이스의 채널을 가장 높은 농도의 보론 이온을 갖도록 형성하여 DRAM 셀에서 임계전압(threshold voltage)을 증가시키고 오프 전류(off current)를 감소시킴으로써 서두에서 언급한 종래기술에서의 문제점을 극복한다.According to the present invention, the problem of the prior art mentioned at the outset is to form the channel of the transfer device with the highest concentration of boron ions, thereby increasing the threshold voltage and decreasing the off current in the DRAM cell. To overcome.

Claims (20)

캐패시터, 임계전압(threshold voltage) 및 오프 전류(off current)를 갖는 DRAM 셀을 위한 트랜스퍼 디바이스를 제조하는 방법에 있어서,A method of manufacturing a transfer device for a DRAM cell having a capacitor, a threshold voltage and an off current, the method comprising: ① 소스(source) 구역, 드레인(drain) 구역 및 채널(channel) 구역을 갖는 실리콘 기판을 형성하는 단계와,① forming a silicon substrate having a source region, a drain region and a channel region, ② 실리콘 기판 내에 보론 이온을 주입하는 단계-상기에서 보론 이온은 채널 구역에 최고 농도로 주입하여 임계전압을 증가시키고 오프 전류를 감소시킨다-를 포함하는 DRAM 셀용 트랜스퍼 디바이스 제조방법.(2) implanting boron ions into the silicon substrate, wherein the boron ions are implanted at the highest concentration in the channel region to increase the threshold voltage and reduce the off current. 제 1 항에 있어서,The method of claim 1, 상기 캐패시터는 트렌치 캐패시터(trench capacitor)와 적층 캐패시터(stacked capacitor) 중의 하나인 DRAM 셀용 트랜스퍼 디바이스 제조방법.And said capacitor is one of a trench capacitor and a stacked capacitor. 제 1 항에 있어서,The method of claim 1, 상기 DRAM 셀은 매립형 스트랩(buried strap)을 포함하고, 상기 캐패시터는 트렌치 캐패시터인데, 상기 캐패시터는 상기 매립형 스트랩에 의해 상기 트랜스퍼 디바이스에 전기접속되는 DRAM 셀용 트랜스퍼 디바이스 제조방법.Wherein said DRAM cell comprises a buried strap, said capacitor is a trench capacitor, said capacitor being electrically connected to said transfer device by said buried strap. 제 항에 있어서,The method of claim 1, wherein 단계 ② 전에 소스 구역과 드레인 구역 상에 마스크를 형성하는 단계를 더 포함하는 DRAM 셀용 트랜스퍼 디바이스 제조방법.And forming a mask on the source and drain regions prior to step (2). 제 1 항에 있어서,The method of claim 1, 보론 이온 주입단계는 1-20 KeV의 에너지에서 1-10×1012/㎠의 밀도로 주입하는 것을 포함하는 DRAM 셀용 트랜스퍼 디바이스 제조방법.Boron ion implantation step is a method of manufacturing a transfer device for a DRAM cell comprising implanting at a density of 1-10 × 10 12 / ㎠ at an energy of 1-20 K e V. 캐패시터, 지지회로, 임계전압 및 오프 전류를 갖는 DRAM 셀용으로서, 소스, 드레인, 게이트 및 채널을 갖는 트랜스퍼 디바이스를 제조하는 방법에 있어서,A method for manufacturing a transfer device having a source, a drain, a gate, and a channel, for a DRAM cell having a capacitor, a support circuit, a threshold voltage and an off current, ① 소스 구역과 드레인 구역을 갖는 실리콘 기판을 형성하는 단계와,(1) forming a silicon substrate having a source region and a drain region; ② 상기 기판에 농축보론 표면부를 형성하기 위해 보론 이온을 상기 기판 내에 주입하는 단계와,(2) implanting boron ions into the substrate to form a concentrated boron surface portion on the substrate; ③ 상기 소스 구역과 상기 드레인 구역 상에 희생 층을 형성하는 단계와,(3) forming a sacrificial layer on the source and drain regions; ④ 상기 소스 구역과 상기 드레인 구역의 적어도 일부로부터 상기 보론 이온을 제거하여 상기 채널이 상기 소스 구역과 상기 드레인 구역보다 더 높은 보론 이온농도를 보유하여 DRAM 셀의 임계전압을 증가시키고 오프 전류를 감소시키는 단계를 포함하는 DRAM 셀용 트랜스퍼 디바이스 제조방법.④ removing the boron ions from at least a portion of the source and drain regions so that the channel has a higher boron ion concentration than the source and drain regions to increase the threshold voltage of the DRAM cell and reduce the off current A method of manufacturing a transfer device for a DRAM cell comprising the step of: 제 6 항에 있어서,The method of claim 6, 상기 캐패시터는 트렌치 캐패시터와 적층 캐패시터 중 하나인 DRAM 셀용 트랜스퍼 디바이스 제조방법.And wherein said capacitor is one of a trench capacitor and a stacked capacitor. 제 6 항에 있어서,The method of claim 6, 상기 DRAM 셀은 매립형 스트랩을 포함하고, 상기 캐패시터는 트렌치 캐패시터인데, 상기 캐패시터는 상기 매립형 스트랩에 의해 상기 트랜스퍼 디바이스에 전기접속되는 DRAM 셀용 트랜스퍼 디바이스 제조방법.Wherein said DRAM cell comprises a buried strap, said capacitor is a trench capacitor, said capacitor being electrically connected to said transfer device by said buried strap. 제 6 항에 있어서,The method of claim 6, 상기 보론 이온 주입단계는 1-20 KeV의 에너지에서 1-10×1012/㎠의 밀도로 주입하는 것을 포함하는 DRAM 셀용 트랜스퍼 디바이스 제조방법.The boron ion implantation step is a method of manufacturing a transfer device for a DRAM cell comprising implanting at a density of 1-10 × 10 12 / ㎠ at an energy of 1-20 K e V. 제 6 항에 있어서,The method of claim 6, 단계 ②와 ③ 사이에서, 측벽을 갖는 게이트를 기판 상에 형성하는 단계 ②-1을 더 포함하는 DRAM 셀용 트랜스퍼 디바이스 제조방법.A method of manufacturing a transfer device for a DRAM cell, further comprising step (2) -1 (1) forming a gate having sidewalls on the substrate between steps (2) and (3). 제 10 항에 있어서,The method of claim 10, ⓐ 산화물 층을 게이트 측벽 상에 형성하는 단계와,Forming an oxide layer on the gate sidewall, ⓑ 질화물 층을 산화물 층 상에 형성하는 단계와,Forming a nitride layer on the oxide layer, ⓒ 블록레벨(block level) 마스크를 지지회로 상에 형성하여 트랜스퍼 디바이스를 개방시키는 단계와,Forming a block level mask on the support circuit to open the transfer device; ⓓ 산화물 층의 노출부를 제거하여 기판의 노출된 부분을 노출시키는 단계를 단계 ②-1과 ③ 사이에서 더 포함하는 DRAM 셀용 트랜스퍼 디바이스 제조방법.Ⓓ removing the exposed portion of the oxide layer to expose the exposed portion of the substrate between steps ②-1 and ③. 제 6 항에 있어서,The method of claim 6, 단계 ④는 소스 구역과 드레인 구역에 인접한 보론 농축부로부터 보론 이온을 희생 층 내로 외부확산(outdiffusion)시키는 것을 포함하는 DRAM 셀용 트랜스퍼 디바이스 제조방법.Step (4) comprises outdiffusion of boron ions into the sacrificial layer from the boron concentrators adjacent to the source and drain regions. 제 6 항에 있어서,The method of claim 6, 상기 희생 층은 폴리실리콘인 DRAM 셀용 트랜스퍼 디바이스 제조방법.And wherein said sacrificial layer is polysilicon. 제 6 항에 있어서,The method of claim 6, 상기 희생 층은 산화물인 DRAM 셀용 트랜스퍼 디바이스 제조방법.And wherein said sacrificial layer is an oxide. 제 12 항에 있어서,The method of claim 12, 단계 ⓑ에서, 상기 보론 이온은 급속 열산화(rapid thermal oxidation)에 의해 외부확산되는 DRAM 셀용 트랜스퍼 디바이스 제조방법.In step ⓑ, the boron ions are externally diffused by rapid thermal oxidation. 트랜스퍼 디바이스, 임계전압 및 오프 전류를 포함하는 DRAM 셀에 있어서,A DRAM cell comprising a transfer device, a threshold voltage and an off current, 상기 트랜스퍼 디바이스는 각각 보론 이온 농축부를 갖는 소스 및 드레인과, 게이트 그리고 게이트에 인접한 채널을 포함하며, 상기 채널은 상기 소스 및 상기 드레인의 보론 이온 농축부보다 더 높은 보론 이온 농도를 보유하여 임계전압을 증가시키고 오프 전류를 감소시키는 DRAM 셀.The transfer device includes a source and a drain, each having a boron ion concentrator, and a channel adjacent to the gate and the gate, wherein the channel has a higher boron ion concentration than the boron ion concentrator of the source and the drain to generate a threshold voltage. DRAM cells that increase and decrease off current. 제 16 항에 있어서,The method of claim 16, 캐패시터를 더 포함하는 DRAM 셀.A DRAM cell further comprising a capacitor. 제 17 항에 있어서,The method of claim 17, 상기 캐패시터는 적층 캐패시터와 트렌치 캐패시터 중 하나인 DRAM 셀.And the capacitor is one of a stacked capacitor and a trench capacitor. 제 16 항에 있어서,The method of claim 16, 캐패시터와 매립형 스트랩을 더 포함하는 DRAM 셀.A DRAM cell further comprising a capacitor and a buried strap. 제 19 항에 있어서,The method of claim 19, 상기 캐패시터는 트렌치 캐패시터이며, 상기 매립형 스트랩에 의해 트랜스퍼 디바이스에 전기접속되어 있는 DRAM 셀.And said capacitor is a trench capacitor and is electrically connected to a transfer device by said buried strap.
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