KR20010008614A - Method of forming gate electrode of flash EEPROM - Google Patents
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Abstract
Description
본 발명은 플래시 EEPROM의 제조방법에 관한 것으로서, 보다 상세하게는 플래시 메모리(flash memory)의 스택(stack)형 게이트전극의 제조 공정시 발생하는 비정상적인 산화 반응으로 인한 게이트전극의 전기 저항 감소를 예방할 수 있는 플래시 EEPROM의 게이트전극 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a flash EEPROM, and more particularly, it is possible to prevent a decrease in electrical resistance of a gate electrode due to an abnormal oxidation reaction occurring during a manufacturing process of a stack type gate electrode of a flash memory. The present invention relates to a method for manufacturing a gate electrode of a flash EEPROM.
비휘발성 메모리로 널리 사용되는 플래시 EEPROM(eletrically programable erasable read only memory)은 전기적으로 데이터를 프로그램하고 소거하는 기능을 가지고 있다. 이러한 EEPROM의 프로그램 동작은 드레인 측에 채널 열 전자(channel hot eletron)를 형성시켜 상기 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시키는 동작이다. 반면에, 소거 동작은 소스/기판과 상기 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮추는 것이다.Widely used as non-volatile memory, Flash EEPROM (electronically programmable erasable read only memory) has the ability to program and erase data electrically. The program operation of the EEPROM is an operation of increasing the threshold voltage of the cell transistor by forming channel hot eletron on the drain side and accumulating the electrons in a floating gate. On the other hand, the erase operation lowers the threshold voltage of the cell transistor by generating a high voltage between the source / substrate and the floating gate to release electrons accumulated in the floating gate.
현재 플래시 EEPROM 소자에 있어서, 게이트전극의 컨트롤 게이트는 셀의 데이터 기록시 고전압이 인가되기 때문에 폴리실리콘과 함께 전기저항이 낮은 전기배선 재료로서 텅스텐 실리사이드를 많이 사용하고 있다.In flash EEPROM devices, tungsten silicide is often used as an electrical wiring material having low electrical resistance together with polysilicon because the control gate of the gate electrode is applied with a high voltage when writing data of the cell.
도 1은 종래기술에 의한 플래시 EEPROM의 스택형 게이트전극 제조 방법을 설명하기 위한 단면도로서, 이를 참조하면, 통상의 플래시 EEPROM의 게이트전극 제조 공정은 다음과 같다.1 is a cross-sectional view for explaining a stack-type gate electrode manufacturing method of a flash EEPROM according to the prior art. Referring to this, a gate electrode manufacturing process of a conventional flash EEPROM is as follows.
우선, 실리콘기판(10)에 필드산화막(12)을 형성하고, 기판의 활성 영역에 터널산화막(14)을 형성한다.First, the field oxide film 12 is formed on the silicon substrate 10, and the tunnel oxide film 14 is formed on the active region of the substrate.
그 다음, 기판전면에 다층의 도전물질을 증착하게 되는데 우선, 터널산화막(14) 상부면에 플로팅 게이트로 사용될 제 1도프트 폴리실리콘막(16)와, 그 위에 절연체박막(18)과, 그 위에 컨트롤 게이트로 사용될 제 2도프트 폴리실리콘막(20) 및 텅스텐 실리사이드막(22)과, 포토레지스트 패턴의 난반사를 방지하는 반사방지막(24)를 순차적으로 적층한다. 그리고, 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 상기 반사방지막(24)부터 하부의 제 2도프트 폴리실리코막(20)까지 식각한 후에 상부의 반사방지막 패턴을 마스크로 하여 나머지 절연체박막(18)과 제 1도프트 폴리실리콘막(16)을 셀프 얼라인 형태로 식각해서 게이트 전극(G)을 형성한다.Then, a multilayer conductive material is deposited on the front surface of the substrate. First, a first doped polysilicon film 16 to be used as a floating gate on the upper surface of the tunnel oxide film 14, an insulator thin film 18 thereon, A second doped polysilicon film 20 and a tungsten silicide film 22 to be used as a control gate are stacked on top of each other, and an antireflection film 24 to prevent diffuse reflection of the photoresist pattern is sequentially stacked. After etching the photo-etching process using a gate mask from the anti-reflection film 24 to the lower second doped polysilicon film 20, the remaining insulator thin film 18 using the upper anti-reflection film pattern as a mask. ) And the first doped polysilicon film 16 are etched in a self-aligned form to form the gate electrode G.
상기 다층의 도전물이 적층된 스택형 게이트전극(G)가 형성된 기판에 소스/드레인 영역(25)을 형성한다. 이때, 도펀트의 확산을 위한 열 공정을 실시할 경우 게이트전극(G)의 컨트롤 게이트인 텅스텐 실리사이드막(22)이 산소 분위기하에서 재산화하며 이러한 비정상적인 산화 반응에 의해 결국 텅스텐 실리사이드막(22)의 측면이 블루잉-업(blowing up)된다.A source / drain region 25 is formed on a substrate on which the stacked gate electrode G having the multilayer conductive material is stacked. In this case, when the thermal process for diffusion of the dopant is performed, the tungsten silicide layer 22, which is the control gate of the gate electrode G, is reoxidized in an oxygen atmosphere, and the side surface of the tungsten silicide layer 22 is eventually formed by this abnormal oxidation reaction. This is blowing up.
좀 더 상세하게 말하면, 셀프 얼라인으로 게이트전극의 패터닝할 경우 플라즈마 식각에 의해서 노출된 텅스텐 실리사이드 표면 부위(상부 및 측면)의 결정 구조가 비정질 및 준안정상태로 변화하고 부분적으로는 텅스텐이 풍부하게 되어 이후 열처리 공정시 산소와 반응하여 산화텅스텐(WO3), 산화실리콘(SiO2), 산화텅스텐실리사이드(WSixOy)와 같은 산화물(25)을 형성하게 된다. 이러한 산화물은 이온 주입 공정과 연속적인 식각 공정에 의해 변화된다.More specifically, when the gate electrode is patterned by self-alignment, the crystal structure of the tungsten silicide surface portion (top and side) exposed by plasma etching is changed to amorphous and metastable state, and partly rich in tungsten. Afterwards, an oxide 25 such as tungsten oxide (WO 3 ), silicon oxide (SiO 2 ), and tungsten silicide (WSixOy) is formed by reacting with oxygen during the heat treatment process. These oxides are changed by an ion implantation process and a continuous etching process.
즉, 고온의 산화 및 어닐링 공정을 진행하게 되면 식각 및 이온 주입 공정에서 손상을 입은 게이트전극 표면에서는 산화물의 형성이 촉진되어 방향성을 가지고 성장하게 된다. 이것은 후속 이온 주입 공정시 배리어(barrier)로 작용하여 부분적으로는 이온주입되지 않는 부분이 생기게 되어 소스/드레인 영역 및 정션 형성에 문제를 유발할 뿐만 아니라 각 메모리 셀에서의 소스 프로파일이 다르게 되어 셀의 소거 및 프로그래밍 동작시 그 신뢰성에 나쁜 영향을 미친다.That is, when the high temperature oxidation and annealing process is performed, the formation of oxide is promoted on the surface of the gate electrode damaged by the etching and ion implantation process to grow directionally. This acts as a barrier in the subsequent ion implantation process, resulting in partial non-implantation, leading to problems in source / drain regions and junction formation, as well as different source profiles in each memory cell, resulting in erasure of the cell. And its reliability during programming operations.
본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 플래시 EEPROM 게이트전극의 컨트롤 게이트인 텅스텐 실리사이드 상부에 캡핑용 실리콘을 증착하며 게이트 전극의 패터닝 후에 게이트전극의 측벽을 실리콘으로 패시베이션함으로써 이후 열처리 공정시 텅스텐 실리사이드막의 비정상 산화 반응을 방지하여 안정된 게이트전극의 형태를 얻을 수 있는 플래시 EEPROM의 게이트전극 제조방법을 제공함에 있다.An object of the present invention is to deposit the capping silicon on the tungsten silicide, the control gate of the flash EEPROM gate electrode in order to solve the problems of the prior art, and passivating the sidewall of the gate electrode with silicon after the patterning of the gate electrode in the subsequent heat treatment process The present invention provides a method for manufacturing a gate electrode of a flash EEPROM which can prevent abnormal oxidation of the tungsten silicide film to obtain a stable gate electrode.
도 1은 종래기술에 의한 플래시 EEPROM의 스택형 게이트전극 제조방법을 설명하기 위한 단면도,1 is a cross-sectional view illustrating a method for manufacturing a stacked gate electrode of a flash EEPROM according to the prior art;
도 2a 내지 도 2f는 본 발명에 따른 플래시 EEPROM의 스택형 게이트전극 제조방법을 설명하기 위한 단면도들.2A to 2F are cross-sectional views illustrating a method of manufacturing a stacked gate electrode of a flash EEPROM according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100: 기판 102: 필드산화막100: substrate 102: field oxide film
104 : 터널산화막 106: 제 1도프트 폴리실리콘막104: tunnel oxide film 106: first doped polysilicon film
108: 절연체박막 110: 제 2도프트 폴리실리콘막108: insulator thin film 110: second doped polysilicon film
112: 텅스텐실리사이드막 114: 제 1비정질 실리콘막112: tungsten silicide film 114: first amorphous silicon film
116: 반사방지막 118: 제 2비정질 실리콘막116: antireflection film 118: second amorphous silicon film
120: 보호막 121: 셀프얼라인소스 식각의 마스크패턴120: protective film 121: mask pattern of self-aligned source etching
122: 공통 소스 영역122: common source region
상기 목적을 달성하기 위하여 본 발명은 활성 영역 및 소자 분리 영역으로 정의된 반도체기판의 활성 영역에 터널산화막이 형성되어 있으며 그 상부면에 도프트 폴리실리콘막으로 이루어진 플로팅 게이트와, 그 위에 절연체박막과, 그 위에 도프트 폴리실리콘막 및 텅스텐 실리사이드막이 적층된 컨트롤 게이트로 이루어진 플래시 EEPROM의 게이트전극 제조방법에 있어서, 기판의 활성 영역에 터널산화막을 형성한 후에, 그 위에 제 1도프트 폴리실리콘막, 절연체박막, 제 2도프트 폴리실리콘막, 텅스텐 실리사이드막, 비정질 실리콘막 및 반사방지막을 순차적으로 적층하는 단계와, 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 적층된 반사방지막, 제 1비정질 실리콘막, 텅스텐 실리사이드막 및 제 2도프트 폴리실리콘막을 셀프 얼라인하도록 패터닝하여 게이트전극의 상부 패턴을 형성하는 단계와, 결과물 표면에 제 2비정질 실리콘막을 형성하는 단계와, 제 2비정질 실리콘막이 증착된 게이트전극의 상부패턴에 셀프 얼라인되도록 절연체박막 및 제 1도프트 폴리실리콘막 및 터널산화막을 패터닝하여 게이트전극의 나머지 하부 패턴을 형성하는 단계와, 어닐링 공정을 진행하여 게이트전극 측면에 보호막을 형성하면서 제 1비정질막을 폴리실리콘화하는 단계를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the present invention provides a tunneling oxide film formed in an active region of a semiconductor substrate defined as an active region and an isolation region, and a floating gate made of a doped polysilicon film on an upper surface thereof, and an insulator thin film formed thereon. A gate electrode manufacturing method of a flash EEPROM comprising a control gate having a doped polysilicon film and a tungsten silicide film laminated thereon, wherein the first doped polysilicon film is formed thereon after a tunnel oxide film is formed in an active region of a substrate; Sequentially stacking an insulator thin film, a second doped polysilicon film, a tungsten silicide film, an amorphous silicon film, and an antireflection film, and performing a photo and etching process using a gate mask, and then laminating the antireflection film and the first amorphous silicon film. To self-align the tungsten silicide layer and the second doped polysilicon layer Forming an upper pattern of the gate electrode, forming a second amorphous silicon film on the resultant surface, and self-aligning the insulator thin film and the first dopant so as to self-align the upper pattern of the gate electrode on which the second amorphous silicon film is deposited. Patterning the polysilicon film and the tunnel oxide film to form the remaining lower pattern of the gate electrode, and performing an annealing process to polysilicon the first amorphous film while forming a protective film on the side of the gate electrode. do.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 따른 플래시 EEPROM의 스택형 게이트전극 제조방법을 설명하기 위한 단면도들로서, 이를 참조하면 본 발명의 게이트전극 제조 공정은 다음과 같다.2A through 2F are cross-sectional views illustrating a method of manufacturing a stacked gate electrode of a flash EEPROM according to the present invention. Referring to this, the gate electrode manufacturing process of the present invention is as follows.
도 2a에 도시된 바와 같이, 필드산화막(102)이 형성된 실리콘 기판(10) 상부에 터널산화막(104)을 형성한다. 그리고, 터널산화막(104) 상부에 플로팅 게이트인 제 1도프트 폴리실리콘막(106), 절연체박막(108), 컨트롤 게이트인 제 2도프트 폴리실리콘막(110) 및 텅스텐 실리사이드막(112)를 순차적으로 적층한다. 그리고, 이후 텅스텐 실리사이드막(112)의 산화를 방지하기 위하여 제 1비정질 실리콘막(114)을 증착하고, 그 위에 반사방지막(116)을 적층한다. 여기서, 상기 비정질 실리콘막(114)은 450∼580℃의 증착온도에서 인시튜(in-situ)로 증착되며 그 두께는 100∼300Å로 한다. 또한, 텅스텐 실리사이드(112)와의 스트레스를 줄이고 접착 강도를 좋게 하기 위하여 불순물이 도핑되지 않는 막을 사용한다.As shown in FIG. 2A, the tunnel oxide film 104 is formed on the silicon substrate 10 on which the field oxide film 102 is formed. Then, the first doped polysilicon film 106 serving as the floating gate, the insulator thin film 108, the second doped polysilicon film 110 serving as the control gate and the tungsten silicide film 112 are disposed on the tunnel oxide film 104. Laminate sequentially. Then, in order to prevent oxidation of the tungsten silicide layer 112, a first amorphous silicon layer 114 is deposited, and an antireflection layer 116 is stacked thereon. Here, the amorphous silicon film 114 is deposited in-situ at a deposition temperature of 450 to 580 ° C. and has a thickness of 100 to 300 kPa. In addition, an impurity-doped film is used to reduce stress with tungsten silicide 112 and to improve adhesion strength.
이어서, 도 2b에 도시된 바와 같이, 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 적층된 반사방지막(116), 제 1비정질 실리콘막(114), 텅스텐 실리사이드막(112) 및 제 2도프트 폴리실리콘막(110)을 셀프 얼라인하도록 패터닝하여 게이트전극의 상부 패턴(G1)을 형성한다.Subsequently, as shown in FIG. 2B, the anti-reflection film 116, the first amorphous silicon film 114, the tungsten silicide film 112, and the second doped poly are laminated by performing a photolithography and etching process using a gate mask. The silicon film 110 is patterned to self-align to form an upper pattern G1 of the gate electrode.
이어서, 도 2c에 도시된 바와 같이. 게이트전극의 상부 패턴(G1) 상측면과 그 아래 절연체박막(108) 표면에 후속 식각 공정에서의 식각 배리어(etch barrier) 및 후속 어닐링 공정에서 텅스텐의 비정상적인 산화 반응을 방지하기 위해 제 2비정질 실리콘막(118)을 형성한다. 여기서, 제 2비정질 실리콘막(118)은 450∼580℃의 증착온도에서 증착되며 그 두께는 50∼150Å로 하며, 또 텅스텐 실리사이드와의 접착 강도를 좋게 하기 위해 불순물이 도핑되지 않는 막을 사용한다.Then, as shown in FIG. 2C. A second amorphous silicon film on the upper surface of the upper pattern G1 of the gate electrode and the surface of the insulator thin film 108 thereunder to prevent an abnormal oxidation reaction of tungsten in an etch barrier in a subsequent etching process and a subsequent annealing process. Form 118. Here, the second amorphous silicon film 118 is deposited at a deposition temperature of 450 to 580 ° C., and has a thickness of 50 to 150 kPa, and a film that is not doped with impurities is used to improve adhesion strength with tungsten silicide.
그리고, 상기 비정질 실리콘막(118)의 공정은 웨이퍼를 로딩할 때 300∼500℃의 온도에서 N2가스를 15 slm 이상으로 웨이퍼 표면에 불어주면서 노내에 있는 산소에 의해 산화되는 것을 방지한다. 이때, 로딩할 때의 온도를 룸 실내 온도로 설정함이 바람직하며, N2가스는 N2퍼지박스(fuzzy box)나 N2로딩 락 시스템(loading lock system)을 사용하는 것이 바람직하다.In addition, the process of the amorphous silicon film 118 prevents oxidation by oxygen in the furnace while blowing the N 2 gas to the wafer surface at a temperature of 300 to 500 ° C. over 15 slm when loading the wafer. In this case, preferable to set the temperature at the time of loading into the room and the room temperature, N 2 gas is preferably used in a N 2 purged box (fuzzy box) or N 2 Loading lock system (loading lock system).
그 다음, 도 2d에 도시된 바와 같이, 제 2비정질 실리콘막(118)이 증착된 게이트전극의 상부패턴(G1)에 셀프 얼라인되도록 절연체박막(108) 및 제 1도프트 폴리실리콘막(106) 및 터널산화막(104)을 패터닝하여 게이트전극의 나머지 하부 패턴(G2)을 형성한다.Next, as shown in FIG. 2D, the insulator thin film 108 and the first doped polysilicon film 106 are self-aligned to the upper pattern G1 of the gate electrode on which the second amorphous silicon film 118 is deposited. ) And the tunnel oxide film 104 are patterned to form the remaining lower pattern G2 of the gate electrode.
그 다음, 도 2e에 도시된 바와 같이, 어닐링 공정을 진행하여 게이트전극(G) 측면에 산화물질로 이루어진 보호막(120)을 형성하면서 상기 비정질막(114)을 폴리실리콘화한다.Next, as shown in FIG. 2E, the amorphous film 114 is polysiliconized by performing an annealing process to form a protective film 120 made of an oxide material on the gate electrode G side.
또한, 셀프 얼라인 소스 영역을 식각하는 반도체소자의 제조 공정에 있어서는, 본 발명에 따른 스택형 게이트전극의 제조 공정을 완료한 후에 도 2f에 도시된 바와 같이, 상기 결과물에 셀 어레이의 면적을 축소시키기 위하여 마스크 패턴(121)을 도포하고, 셀프얼라인 소스 식각 공정을 실시하여 소스 영역 부위의 필드산화막(102')을 선택적으로 식각한다.In the manufacturing process of the semiconductor device for etching the self-aligned source region, after completing the manufacturing process of the stacked gate electrode according to the present invention, as shown in FIG. 2F, the area of the cell array is reduced to the resultant. In order to apply the mask pattern 121, a self-aligned source etching process is performed to selectively etch the field oxide layer 102 ′ at the source region.
그러면, 상기 마스크 패턴(121)에 의해 노출된 기판에 이온 주입공정을 실시하고 이어서 열공정을 진행하면 게이트전극(G)과 필드산화막(102) 사이의 기판내에 공통 소스 영역(122)이 형성된다. 이때, 셀프 얼라인 소스 식각을 실시하는 플래시 소자에서는 마스크가 게이트전극(G) 상부에 걸쳐 있고 개방된 소스 영역에서의 필드산화막(102')을 플라즈마 식각 공정으로 식각하기 때문에 CHF3, CF4계열의 식각액으로부터 반사방지막 아래의 텅스텐을 보호하는 역할을 텅스텐실리사이드 상부의 폴리실리콘막(114)이 한다. 그러면, 어닐링 공정에서도 텅스텐실리사이드막이 노출되지 않기 때문에 블루잉-업이 일어나지 않는다.Then, when the ion implantation process is performed on the substrate exposed by the mask pattern 121 and then the thermal process is performed, a common source region 122 is formed in the substrate between the gate electrode G and the field oxide film 102. . At this time, in the flash device performing the self-aligned source etching, since the mask is over the gate electrode G and the field oxide film 102 'in the open source region is etched by the plasma etching process, the CHF 3 and CF 4 series are used. The polysilicon film 114 on the tungsten silicide serves to protect the tungsten under the antireflection film from the etchant. Then, the blueing-up does not occur because the tungsten silicide film is not exposed even in the annealing process.
상기한 바와 같이 본 발명에 따르면, 텅스텐 실리사이드 상부에 비정질 실리콘막을 추가하고, 게이트전극의 상부 패턴을 식각한 후에 그 패턴 측면에 비정질 실리콘을 얇은 두께로 증착하여 게이트전극의 전체 측면을 보호한다. 그리고, 반사방지막을 마스크로 하여 셀프얼라인 식각 공정을 실시한 후에 재산화 공정에서 게이트 전극의 측면의 비정질 실리콘에 산소가 확산되어 실리콘산화막을 형성함과 동시에 텅스텐이 풍부한 실리사이드막과 실리콘이 고온에서 반응하여 안정적인 텅스텐 실리사이드를 형성한다.As described above, according to the present invention, an amorphous silicon film is added over the tungsten silicide, and after etching the upper pattern of the gate electrode, amorphous silicon is deposited on the side of the pattern to protect the entire side of the gate electrode. After the self-aligned etching process using the antireflection film as a mask, oxygen diffuses into the amorphous silicon on the side of the gate electrode in the reoxidation process to form a silicon oxide film, and at the same time, the tungsten rich silicide film and silicon react at a high temperature. Thereby forming a stable tungsten silicide.
이에 따라, 본 발명은 후속 공정인 셀 소스 이온주입에 의한 텅스텐 실리사이드막의 손상을 줄일 수 있으며 어닐링 공정에 의한 텅스텐 실리사이드의 블루잉-업을 방지할 수 있어 메모리 셀의 신뢰성을 높인다.Accordingly, the present invention can reduce the damage of the tungsten silicide film by the cell source ion implantation, which is a subsequent process, and prevent the bluing-up of the tungsten silicide by the annealing process, thereby improving the reliability of the memory cell.
Claims (4)
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| KR1019990026534A KR20010008614A (en) | 1999-07-02 | 1999-07-02 | Method of forming gate electrode of flash EEPROM |
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ID=19598882
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467019B1 (en) * | 2002-07-05 | 2005-01-24 | 삼성전자주식회사 | Flash memory device with self aligned shallow trench isolation structure and method of fabricating the same |
| US7008844B2 (en) | 2002-08-19 | 2006-03-07 | Samsung Electronics Co., Ltd. | Method of forming a gate of a non-volatile memory device |
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-
1999
- 1999-07-02 KR KR1019990026534A patent/KR20010008614A/en not_active Application Discontinuation
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| US9905664B2 (en) | 2015-03-31 | 2018-02-27 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
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