KR20010006982A

KR20010006982A - Non-volatile semiconductor memory device and method of fabricating the same

Info

Publication number: KR20010006982A
Application number: KR1020000019450A
Authority: KR
Inventors: 가와따마사또
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1999-04-14
Filing date: 2000-04-14
Publication date: 2001-01-26
Also published as: TW465098B; JP2000299395A

Abstract

PURPOSE: To prevent leakage of electrons in a floating gate by forming a part being brought into contact with a tunnel film in the floating gate by a P type, and by allowing the electron accumulated in the floating gate to exist in an N-type region which is kept away from the tunnel film. CONSTITUTION: On a silicon substrate 101, a field oxide film 102 is formed, and then a tunnel oxide film 103 is formed. At this time, gas such as N2O is mixed to prevent boron from going through, and the tunnel film is formed by a nitride oxide film. Polysilicon 104 which becomes a floating gate is deposited on the oxide film. Then, boron ions are implanted (105), the entire floating gate is set as a P-type, and then phosphor ions are implanted (106). Then, the polysilicon 104 which becomes the floating gate is set as a double- layer structure of a P-type 108 in contact with the tunnel film and an N-type region 107 on the P-type. After then, polysilicon is etched forming a floating gate 109.

Description

비휘발성 반도체 기억 장치 및 그의 제조 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}Nonvolatile semiconductor memory device and manufacturing method thereof {NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}

본 발명은 플래쉬 (flash) 메모리 같은 비휘발성 반도체 기억 장치에 관한 것이고, 또한 그의 제조 방법에 관한 것이다.The present invention relates to a nonvolatile semiconductor memory device such as a flash memory, and also to a manufacturing method thereof.

이하에 도 1a 내지 도 1g 를 참조로하여, 종래의 비휘발성 반도체 기억 장치에를 제조하는 방법이 설명된다.1A to 1G, a method of manufacturing a conventional nonvolatile semiconductor memory device will be described below.

도 1a 내지 도 1g 에서, 좌측에 위치하고 "E" 라 표시된 도면들은 메모리 셀 트랜지스터가 가로 방향으로 잘릴때 얻어지는 메모리 셀 트랜지스터의 단면도이고, 우측에 위치하고 "F" 라 표시된 도면들은 메모리 셀 트랜지스터가 세로 방향으로 잘릴때 얻어지는 메모리 셀 트랜지스터의 단면도이다.1A to 1G, the figures on the left and labeled "E" are cross-sectional views of the memory cell transistors obtained when the memory cell transistors are cut in the transverse direction, and the figures on the right and labeled "F" indicate the memory cell transistors in the vertical direction. Is a cross-sectional view of a memory cell transistor obtained when cut to.

우선, 도 1a 에 도시되는 바와 같이, p-형 우물이 실리콘 기판 (301) 에서 형성되고, 필드 산화물막들 (302) 이 실리콘 기판 (301) 의 표면에 형성된다. 그러면 희생 (sacrifice) 산화물막 (도시되지 않음) 이 실리콘 기판 (301) 의 표면으로부터 제거된다. 메모리 셀 트랜지스터는 인접한 필드 산화물막들 (302) 사이의 끼워진 영역에서 제조된다. 필드 산화물막들 (302) 은 약 4500 옹스트롬의 두께를 갖는다.First, as shown in FIG. 1A, a p-type well is formed in the silicon substrate 301, and field oxide films 302 are formed in the surface of the silicon substrate 301. A sacrificial oxide film (not shown) is then removed from the surface of the silicon substrate 301. The memory cell transistor is fabricated in the sandwiched region between adjacent field oxide films 302. The field oxide films 302 have a thickness of about 4500 angstroms.

그러면, 도 1b 에 도시되는 바와 같이, 터널 산화물막 (303) 이 열 산화에 의해 실리콘 기판 (301) 의 표면상에 형성된다. 터널 산화물막 (303) 은 100 옹스트롬 또는 그 이하의 두께를 갖는다.Then, as shown in Fig. 1B, a tunnel oxide film 303 is formed on the surface of the silicon substrate 301 by thermal oxidation. The tunnel oxide film 303 has a thickness of 100 angstroms or less.

그러면, 약 1500 옹스트롬의 두께를 갖는 폴리실리콘 층 (304) 이 화학 기상 성장법 (chemical vapor deposition : CVD) 에 의해 필드 산화물막들 (302) 와 터널 산화물막 (303) 둘 모두의 위에 형성된다.Then, a polysilicon layer 304 having a thickness of about 1500 angstroms is formed on both the field oxide films 302 and the tunnel oxide film 303 by chemical vapor deposition (CVD).

그러면, 도 1c 에 도시되는 바와 같이, 폴리 실리콘 층 (304) 은 인(P)의 약 7×10¹⁴도즈 (dose) 로 30 KeV 에서 주입된다.Then, as shown in FIG. 1C, polysilicon layer 304 is implanted at 30 KeV with about 7 × 10 ¹⁴ doses of phosphorus (P).

그러면, 도 1d 에 도시되는 바와 같이, 폴리 실리콘 층 (304) 는 드라이-에치 (dry-etch) 되어 부동 게이트 (306) 로 된다.Then, as shown in FIG. 1D, the polysilicon layer 304 is dry-etched into the floating gate 306.

그러면, 도 1e 에 도시되는 바와 같이, 절연막 (307) 이 CVD 에 의해 도 1d 에서 설명된 결과물 전체의 위에 형성된다. 절연막 (307) 은 산화물막, 질화물막, 및 산화물막을 포함하는 3 층 구조를 갖는다. 절연막 (307) 은 산화물막의 두께에 상당하는 200 옹스트롬의 두께를 갖는다.Then, as shown in FIG. 1E, an insulating film 307 is formed over the entire product described in FIG. 1D by CVD. The insulating film 307 has a three-layer structure including an oxide film, a nitride film, and an oxide film. The insulating film 307 has a thickness of 200 angstroms corresponding to the thickness of the oxide film.

그러면, 비록 도시되지는 않았지만, 실리콘 기판 (301) 상에 주변 회로들을 형성하는 몇몇 단계들이 수행된다.Then, although not shown, several steps of forming peripheral circuits on the silicon substrate 301 are performed.

그러면, 도 1e 에 도시되는 바와 같이, 폴리사이드막 (308) 이 절연막 (307) 모두의 위에 형성된다. 폴리사이드막 (308) 은 폴리실리콘막 및 텅스텐 실리사이드막으로 구성되고, 제어 게이트를 만들 것이다. 폴리실리콘막은 CVD 에 의해 약 1500 옹스트롬의 두께로 형성되고, 산화인 산 (oxi-phosphoric acid) 의 확산에 의해 인(P)으로 도핑된다. 텅스텐 실리사이드막은 스퍼터링에 의해 약 1500 옹스트롬의 두께로 형성된다.Then, as shown in FIG. 1E, a polyside film 308 is formed over all of the insulating films 307. The polyside film 308 is composed of a polysilicon film and a tungsten silicide film and will make a control gate. The polysilicon film is formed by CVD to a thickness of about 1500 angstroms and doped with phosphorus (P) by diffusion of phosphorous acid (oxi-phosphoric acid). The tungsten silicide film is formed to a thickness of about 1500 angstroms by sputtering.

그러면, 도 1f 에 도시되는 바와 같이, 폴리실리콘층 (304), 절연막층 (307), 및 폴리사이드막 (308) 은 셀 트랜지스터의 게이트 (309) 로 드라이-에치된다.Then, as shown in FIG. 1F, the polysilicon layer 304, the insulating film layer 307, and the polyside film 308 are dry-etched to the gate 309 of the cell transistor.

그러면, 도 1g 에 도시되는 바와 같이, 도 1f 에서의 결과물은 비소(As)의 약 3×10¹⁵도즈 (dose) 로 50 KeV 에서 주입되어 실리콘 기판 (301) 의 표면에서 소스 및 드레인 영역들 (310) 을 형성한다.Then, as shown in FIG. 1G, the resultant in FIG. 1F is implanted at 50 KeV with about 3 × 10 ¹⁵ doses of arsenic (As) to provide source and drain regions (at the surface of the silicon substrate 301). 310 is formed.

그 후에, 종래의 방식으로 주변 회로들의 트랜지스터들의 형성, 인터레이어 (interlayer) 절연막의 형성, 컨택트 (contact) 의 수립, 및 와이어링 (wiring) 의 제작들의 단계가 수행되어 플래쉬 메모리를 완성한다.Thereafter, steps of forming transistors of peripheral circuits, forming an interlayer insulating film, establishing a contact, and fabricating wiring in a conventional manner are completed to complete the flash memory.

그러나, 부동 게이트 (306) 은 인과 같은 n-형 불순물들을 균일하게 함유하고 데이터를 그 안에 충분히 유지시킬 수 없기때문에, 상기의 플래쉬 메모리의 제조 방법은 문제를 수반한다. 특히, 부동 게이트 (306) 은 n-형 불순물들을 균일하게 함유하기 때문에, 다수의 전자들이 부동 게이트 (306) 과 터널 산화물막 (303) 사이의 경계 부근에 존재한다. 따라서, 만약 터널 산화물막 (303) 이 플래쉬 메모리로 데이터를 기입 및 플래쉬 메모리로부터 데이터를 제거한 후에 성능 저하되었다면, 전자들은 부동 게이트 (306) 으로부터 터널 산화물막 (303) 을 통하여 실리콘 기판 (301) 로 누설되기 쉽다. 이는 플래쉬 메모리의 데이터유지 용량의 열화 (deterioration) 을 가져온다.However, since the floating gate 306 uniformly contains n-type impurities such as phosphorous and cannot hold enough data therein, the above manufacturing method of the flash memory involves a problem. In particular, because the floating gate 306 contains n-type impurities uniformly, a large number of electrons exist near the boundary between the floating gate 306 and the tunnel oxide film 303. Thus, if the tunnel oxide film 303 degrades after writing data to and removing data from the flash memory, electrons are transferred from the floating gate 306 to the silicon substrate 301 through the tunnel oxide film 303. Easy to leak This results in deterioration of the data holding capacity of the flash memory.

상기의 문제의 견지에서, 전자들이 부동 게이트로부터 터널 산화물막을 통하여 실리콘 기판으로 누설되는 것을 방지할 수 있어 충분한 데이터유지 용량을 보장하는 플래쉬 메모리와 같은 비휘발성 반도체 기억 장치를 제공하는 것이 본 발명의 목적이다.In view of the above problem, it is an object of the present invention to provide a nonvolatile semiconductor memory device such as a flash memory which can prevent electrons from leaking from a floating gate to a silicon substrate through a tunnel oxide film to ensure sufficient data retention capacity. to be.

상기의 비휘발성 반도체 기억 장치를 제조하는 방법을 제공하는 것이 또한 본 발명의 목적이다.It is also an object of the present invention to provide a method of manufacturing the above nonvolatile semiconductor memory device.

도 1a 내지 도 1g 는 종래의 비휘발성 반도체 기억 장치를 제조하는 방법의 각 단계들을 설명하는 비휘발성 반도체 기억 장치의 단면도이다.1A to 1G are cross-sectional views of a nonvolatile semiconductor memory device for explaining respective steps of a method of manufacturing a conventional nonvolatile semiconductor memory device.

도 2a 내지 도 2h 는 본 발명에 부합하는 비휘발성 반도체 기억 장치를 제조하는 방법의 각 단계들을 설명하는 비휘발성 반도체 기억 장치의 단면도이다.2A to 2H are cross-sectional views of the nonvolatile semiconductor memory device for explaining respective steps of the method for manufacturing the nonvolatile semiconductor memory device according to the present invention.

도 3a 내지 도 3h 는 제 1 의 실시예에 부합하는 비휘발성 반도체 기억 장치를 제조하는 방법의 각 단계들을 설명하는 비휘발성 반도체 기억 장치의 단면도이다.3A to 3H are cross-sectional views of the nonvolatile semiconductor memory device for explaining respective steps of the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

101 : 반도체 기판 102 : 필드 산화물막101 semiconductor substrate 102 field oxide film

103 : 터널 절연막 104 : 폴리실리콘층103 tunnel insulating film 104 polysilicon layer

105 : p-형 불순물 106 : n-형 불순물105: p-type impurity 106: n-type impurity

107 : 제 2 영역 108 : 제 1 영역107: second region 108: first region

109 : 부동 게이트109: floating gate

본 발명의 하나의 태양으로서, (a) 반도체 기판, (b) 상기 반도체 기판상에 형성되는 터널 절연막, 및 (c) 상기 터널 절연막상에 형성되는 부동 (floating) 게이트를 포함하는 비휘발성 반도체 기억 장치가 제공되고, 상기 부동 게이트는, 상기 터널 절연막과 접촉을 이루는 제 1 영역 (108) 및 상기 터널 절연감과 접촉을 이루지 않는 제 2 영역으로 이루어지며, 상기 제 1 영역은 p-형 불순물들을 함유하고 상기 제 2 영역은 n-형 불순물들을 함유하여 전자들이 그 안에 존재하게 하는 것을 특징으로 한다.In one aspect of the present invention, there is provided a nonvolatile semiconductor memory including (a) a semiconductor substrate, (b) a tunnel insulating film formed on the semiconductor substrate, and (c) a floating gate formed on the tunnel insulating film. An apparatus is provided, wherein the floating gate comprises a first region 108 in contact with the tunnel insulating film and a second region in contact with the tunnel insulation, wherein the first region contains p-type impurities. And the second region contains n-type impurities to allow electrons to be present therein.

본 발명의 또다른 태양으로서, (a) 반도체 기판상에 터널 절연막을 형성하는 단계, (b) 상기 터널 절연막의 위에 폴리실리콘층을 형성하는 단계, (c) 상기 폴리실리콘층으로 p-형 불순물들을 주입하는 단계, (d) 상기 폴리실리콘층에 n-형 불순물들을 주입하여, 상기 폴리실리콘층이, 상기 터널 절연막과 접촉하고 p-형 불순물들을 함유하는 제 1 층 및 상기 제 1 층 상에 형성되고 n-형 불순물들을 함유하는 제 2 층을 포함하는 2 층 구조를 갖게 하는 단계, 및 (e) 상기 폴리실리콘층을 에칭하여 부동 게이트를 형성하는 단계를 포함하는 비휘발성 반도체 기억 장치를 제조하는 방법이 제공된다.As another aspect of the invention, (a) forming a tunnel insulating film on a semiconductor substrate, (b) forming a polysilicon layer on the tunnel insulating film, (c) a p-type impurity as the polysilicon layer (D) implanting n-type impurities into the polysilicon layer such that the polysilicon layer is in contact with the tunnel insulating film and on the first layer and the first layer containing p-type impurities. Fabricating a non-volatile semiconductor memory device comprising: forming a double layer structure comprising a second layer formed and containing a second layer containing n-type impurities; and (e) etching the polysilicon layer to form a floating gate. A method is provided.

그외에, (a) 반도체 기판상에 터널 절연막을 형성하는 단계, (b) 상기 터널 절연막 위에 폴리실리콘층을 형성하는 단계, (c) 상기 폴리실리콘층으로 p-형 불순물들을 주입하는 단계, (d) 상기 폴리실리콘층을 레지스트로 피복하여 상기 터널 절연막 위에 레지스트막을 형성하는 단계, (e) 상기 폴리 실리콘층으로 n-형 불순물들을 주입하여, 상기 폴리실리콘층이, 상기 터널 절연막과 접촉하고 상기 p-형 불순물들을 함유하는 제 1 영역 및 상기 제 1 영역 주위에 형성되고 상기 n-형 불순물들을 함유하는 제 2 영역을 갖게하는 단계, (f) 상기 레지스트막을 제거하는 단계; 및 (g) 상기 폴리실리콘층을 에칭하여 부동 게이트를 형성하는 단계를 포함하는 비휘발성 반도체 기억 장치를 제조하는 방법이 제공된다.In addition, (a) forming a tunnel insulating film on the semiconductor substrate, (b) forming a polysilicon layer on the tunnel insulating film, (c) implanting p-type impurities into the polysilicon layer, ( d) coating the polysilicon layer with a resist to form a resist film on the tunnel insulating film, (e) injecting n-type impurities into the polysilicon layer so that the polysilicon layer is in contact with the tunnel insulating film and the having a first region containing p-type impurities and a second region formed around the first region and containing the n-type impurities, (f) removing the resist film; And (g) etching the polysilicon layer to form a floating gate.

상술한 본 발명에 의해 얻어지는 장점들이 이하에 기술될 것이다.The advantages obtained by the present invention described above will be described below.

이미 상술한 바와 같이, 비휘발성 반도체 기억 장치로 데이터를 기입 및 비휘발성 반도체 기억 장치로부터 데이터를 제거하는 단계들의 반복은 터널 산화물막에 전기적인 스트레스를 가하여, 터널 산화물막의 성능저하를 가져오고, 그럼으로인해 부동 게이트로부터 성능저하된 터널 산화물막을 통하여 반도체 기판으로 가는 전자들의 누설을 초래한다. 따라서, 비휘발성 반도체 기억 장치의 데이터유지 용량은 열화된다. 종래의 비휘발성 반도체 기억 장치는 단지 n-형 불순물들만을 함유하는 부동 게이트를 갖기 때문에, 다수의 전자들이 부동 게이트와 터널 산화물막 사이의 접속면의 부근에 존재하여, 전자들은 터널 산화물막을 통하여 반도체 기판으로 누설되기 쉽다.As already mentioned above, the repetition of the steps of writing data to and removing data from the nonvolatile semiconductor memory device applies electrical stress to the tunnel oxide film, resulting in degradation of the tunnel oxide film. This results in leakage of electrons from the floating gate to the semiconductor substrate through the degraded tunnel oxide film. Therefore, the data holding capacity of the nonvolatile semiconductor memory device is deteriorated. Since a conventional nonvolatile semiconductor memory device has a floating gate containing only n-type impurities, a large number of electrons are present in the vicinity of the connection surface between the floating gate and the tunnel oxide film, so that the electrons pass through the tunnel oxide film. It is easy to leak to the board.

본 발명에 따르면, 부동 게이트는 터널 절연막과 접촉하고 p-형 불순물들을 함유하는 제 1 영역 및 터널 절연막과 접촉하지 않고 n-형 불순물들을 함유하는 제 2 영역을 갖도록 설계된다. 전자들은 단지 부동 게이트와 터널 절연막 사이의 접속면으로부터 떨어져 위치한 제 2 영역에 존재하게된다. 따라서, 만약 터널 절연막이 전기적 스트레스로 성능저하 되더라도, 전자들이 부동 게이트로부터 성능저하된 터널 절연막을 통하여 반도체 기판으로 누설되는 것을 방지하고, 비휘발성 반도체 기억 장치의 데이터유지 용량의 감소를 막을 수 있다.According to the present invention, the floating gate is designed to have a first region in contact with the tunnel insulating film and containing p-type impurities and a second region containing n-type impurities without contacting the tunnel insulating film. The electrons only exist in the second region located away from the connection surface between the floating gate and the tunnel insulating film. Therefore, even if the tunnel insulation film is degraded due to electrical stress, electrons can be prevented from leaking from the floating gate to the semiconductor substrate through the degraded tunnel insulation film, and the reduction in data holding capacity of the nonvolatile semiconductor memory device can be prevented.

제 1 실시예First embodiment

제 1 실시예에 따르는, 플래쉬 메모리와 같은 비휘발성 반도체 기억 장치를 제조하는 방법이 이하에 도 2a 내지 도 2h 를 참조로하여 설명된다.A method of manufacturing a nonvolatile semiconductor memory device such as a flash memory according to the first embodiment is described below with reference to Figs. 2A to 2H.

도 2a 내지 도 2h 에서, 좌측에 위치하고 "A" 로 표시되는 도면들은 메모리 셀 트랜지스터가 가로 방향으로 잘릴때 얻어지는 메모리 셀 트랜지스터의 단면도이고, 우측에 위치하고 "B" 로 표시되는 도면들은 메모리 셀 트랜지스터가 세로 방향으로 잘릴때 얻어지는 메모리 셀 트랜지스터의 단면도이다.2A to 2H, the figures on the left and indicated by "A" are cross-sectional views of the memory cell transistors obtained when the memory cell transistors are cut in the transverse direction, and the figures on the right and indicated by "B" indicate A cross-sectional view of a memory cell transistor obtained when cut in the longitudinal direction.

우선, 도 2a 에 도시되는 바와 같이, p-형 우물이 실리콘 기판 (101) 에서 형성되고, 필드 산화물막들 (102) 이 실리콘 기판 (101) 의 표면에 형성된다. 그러면 희생 산화물막 (도시되지 않음) 이 실리콘 기판 (101) 의 표면으로부터 제거된다. 메모리 셀 트랜지스터는 인접한 필드 산화물막들 (102) 사이의 끼워진 영역에서 제조된다. 필드 산화물막들 (102) 은 약 4500 옹스트롬의 두께를 갖는다.First, as shown in FIG. 2A, a p-type well is formed in the silicon substrate 101, and field oxide films 102 are formed on the surface of the silicon substrate 101. The sacrificial oxide film (not shown) is then removed from the surface of the silicon substrate 101. The memory cell transistor is fabricated in the sandwiched region between adjacent field oxide films 102. The field oxide films 102 have a thickness of about 4500 angstroms.

그러면, 도 2b 에 도시되는 바와 같이, 터널 산화물막 (103) 이 열 산화에 의해 실리콘 기판 (101) 의 표면상에 형성된다. 터널 산화물막 (103) 은 100 옹스트롬 또는 그 이하의 두께를 갖는다.Then, as shown in Fig. 2B, a tunnel oxide film 103 is formed on the surface of the silicon substrate 101 by thermal oxidation. The tunnel oxide film 103 has a thickness of 100 angstroms or less.

터널 산화물막 (103) 은 그안으로 N₂O 를 부가함에 의해 산화질소물 (oxide nitride) 로 이루어진다. 질소물을 함유함에 의해, 터널 산화물막 (103) 은 붕소가 통과하여 지나가는 것을 허용치 않게하는 성능을 향상시키게 된다.The tunnel oxide film 103 is made of oxide nitride by adding N ₂ O therein. By containing nitrogen, the tunnel oxide film 103 improves the performance of not allowing boron to pass through.

그러면, 약 1500 옹스트롬의 두께를 갖는 폴리실리콘 층 (104) 이 CVD 에 의해 필드 산화물막들 (102) 와 터널 산화물막 (103) 둘 모두의 위에 형성된다.Then, a polysilicon layer 104 having a thickness of about 1500 Angstroms is formed over both the field oxide films 102 and the tunnel oxide film 103 by CVD.

그러면, 도 2c 에 도시되는 바와 같이, 폴리 실리콘층 (104) 은 붕소 (B) (105) 의 약 4×10¹⁵도즈로 15 KeV 에서 주입되어, 폴리 실리콘층 (104) 은 p-형의 것이 된다.Then, as shown in FIG. 2C, the polysilicon layer 104 is implanted at 15 KeV at about 4 × 10 ¹⁵ doses of boron (B) 105 so that the polysilicon layer 104 is p-type. do.

그러면 그외에, 도 2d 에 도시되는 바와 같이, 폴리실리콘층 (104) 은 인 (P) (106) 의 약 7×10¹⁴도즈로 20 KeV 에서 주입된다.Then, besides that, as shown in FIG. 2D, polysilicon layer 104 is implanted at 20 KeV with about 7 × 10 ¹⁴ doses of phosphorus (P) 106.

따라서, 폴리실리콘층 (104) 은, 터널 산화물막 (103) 과 접촉하고 p-형 불순물로서 붕소를 함유하는 제 1 영역 (108) 및 상기 제 1 영역 (108) 상에 형성되고 n-형 불순물로서 인을 함유하는 제 2 영역 (107) 을 포함하는 2계층 구조를 갖는다.Thus, the polysilicon layer 104 is formed on the first region 108 and the first region 108 in contact with the tunnel oxide film 103 and containing boron as a p-type impurity and an n-type impurity. As a two-layer structure including the second region 107 containing phosphorus.

그러면, 도 2e 에 도시되는 바와 같이, 폴리 실리콘 층 (104) 은 드라이-에치 되어 부동 게이트 (109) 로 된다.Then, as shown in FIG. 2E, the polysilicon layer 104 is dry-etched into the floating gate 109.

그러면, 도 2f 에 도시되는 바와 같이, 절연막 (110) 이 CVD 에 의해 도 2e 에서 설명된 결과물 전체의 위에 형성된다. 절연막 (110) 은 산화물막, 질화물막, 및 산화물막을 포함하는 3계층 구조를 갖는다. 절연막 (110) 은 산화물막의 두께에 상당하는 200 옹스트롬의 두께를 갖는다.Then, as shown in FIG. 2F, an insulating film 110 is formed over the entire product described in FIG. 2E by CVD. The insulating film 110 has a three-layer structure including an oxide film, a nitride film, and an oxide film. The insulating film 110 has a thickness of 200 angstroms corresponding to the thickness of the oxide film.

그러면, 비록 도시되지는 않았지만, 실리콘 기판 (101) 상에 주변 회로들을 형성하는 몇몇 단계들이 수행된다.Then, although not shown, several steps of forming peripheral circuits on the silicon substrate 101 are performed.

그러면, 도 2f 에 도시되는 바와 같이, 폴리사이드막 (111) 이 절연막 (110) 모두의 위에 형성된다. 폴리사이드막 (111) 은 폴리실리콘막 및 텅스텐 실리사이드막으로 구성되고, 제어 게이트를 만들 것이다. 폴리실리콘막은 CVD 에 의해 약 1500 옹스트롬의 두께로 형성되고, 산화인 산 (oxi-phosphoric acid) 의 확산에 의해 인(P)으로 도핑된다. 텅스텐 실리사이드막은 스퍼터링에 의해 약 1500 옹스트롬의 두께로 형성된다.Then, as shown in FIG. 2F, the polyside film 111 is formed on all of the insulating films 110. The polyside film 111 is composed of a polysilicon film and a tungsten silicide film and will make a control gate. The polysilicon film is formed by CVD to a thickness of about 1500 angstroms and doped with phosphorus (P) by diffusion of phosphorous acid (oxi-phosphoric acid). The tungsten silicide film is formed to a thickness of about 1500 angstroms by sputtering.

그러면, 도 2g 에 도시되는 바와 같이, 폴리실리콘층 (104), 절연막층 (110), 및 폴리사이드막 (111) 은 셀 트랜지스터의 게이트 (112) 로 드라이-에치된다.Then, as shown in FIG. 2G, the polysilicon layer 104, the insulating film layer 110, and the polyside film 111 are dry-etched to the gate 112 of the cell transistor.

그러면, 도 2h 에 도시되는 바와 같이, 도 2g 에서의 결과물은 비소(As)의 약 3×10¹⁵도즈 (dose) 로 50 KeV 에서 주입되어 실리콘 기판 (101) 의 표면에서 소스 및 드레인 영역들 (113) 을 형성한다.Then, as shown in FIG. 2H, the resultant in FIG. 2G is implanted at 50 KeV with about 3 × 10 ¹⁵ doses of arsenic (As), so that the source and drain regions (at the surface of the silicon substrate 101) ( 113).

그 후에, 종래의 방식으로 주변 회로들의 트랜지스터들의 형성, 인터레이어 절연막의 형성, 컨택트의 수립, 및 와이어링의 제작들의 단계가 수행되어 플래쉬 메모리를 완성한다.Thereafter, steps of forming transistors of peripheral circuits, forming an interlayer insulating film, establishing a contact, and fabricating wiring in a conventional manner are performed to complete the flash memory.

상기의 제 1 실시예에 있어서, 단지 p-형 불순물들을 함유하는 부동게이트 (109) 의 제 1 영역 (108) 만이 터널 절연막 (103) 과 접촉하고, n-형 불순물들을 함유하고 나아가 그안에 전자들을 함유하는 제 2 영역 (107) 은 터널 산화물막 (103) 과 접촉하지 않는다. 따라서, 만약 터널 산화물막 (103) 이 전기적 스트레스에 의해 성능저하 되더라도, 전자들이 부동 게이트 (109) 로부터 성능저하된 터널 절연막 (103) 을 통하여 실리콘 기판 (101) 로 누설되는 것을 방지할 수 있고, 비휘발성 반도체 기억 장치의 데이터유지 용량의 감소를 방지할 수 있다.In the first embodiment above, only the first region 108 of the floating gate 109 containing only p-type impurities is in contact with the tunnel insulating film 103 and contains n-type impurities and further electrons therein. The second region 107 containing them is not in contact with the tunnel oxide film 103. Therefore, even if the tunnel oxide film 103 is degraded by electrical stress, electrons can be prevented from leaking from the floating gate 109 to the silicon substrate 101 through the degraded tunnel insulating film 103, The reduction of the data holding capacity of the nonvolatile semiconductor memory device can be prevented.

제 2 실시예Second embodiment

제 2 실시예에 따르는, 플래쉬 메모리와 같은 비휘발성 반도체 기억 장치를 제조하는 방법이 이하에 도 3a 내지 도 3h 를 참조로하여 설명된다.A method of manufacturing a nonvolatile semiconductor memory device such as a flash memory according to the second embodiment is described below with reference to FIGS. 3A to 3H.

도 3a 내지 도 3h 에서, 좌측에 위치하고 "C" 로 표시되는 도면들은 메모리 셀 트랜지스터가 가로 방향으로 잘릴때 얻어지는 메모리 셀 트랜지스터의 단면도이고, 우측에 위치하고 "D" 로 표시되는 도면들은 메모리 셀 트랜지스터가 세로 방향으로 잘릴때 얻어지는 메모리 셀 트랜지스터의 단면도이다.3A to 3H, the figures on the left and indicated by "C" are cross-sectional views of the memory cell transistors obtained when the memory cell transistors are cut in the transverse direction, and the figures on the right and indicated by "D" indicate A cross-sectional view of a memory cell transistor obtained when cut in the longitudinal direction.

우선, 도 3a 에 도시되는 바와 같이, p-형 우물이 실리콘 기판 (201) 에서 형성되고, 필드 산화물막들 (202) 이 실리콘 기판 (201) 의 표면에 형성된다. 그러면 희생 산화물막 (도시되지 않음) 이 실리콘 기판 (201) 의 표면으로부터 제거된다. 메모리 셀 트랜지스터는 인접한 필드 산화물막들 (202) 사이의 끼워진 영역에서 제조된다. 필드 산화물막들 (202) 은 약 4500 옹스트롬의 두께를 갖는다.First, as shown in FIG. 3A, a p-type well is formed in the silicon substrate 201, and field oxide films 202 are formed on the surface of the silicon substrate 201. The sacrificial oxide film (not shown) is then removed from the surface of the silicon substrate 201. The memory cell transistor is fabricated in the sandwiched region between adjacent field oxide films 202. The field oxide films 202 have a thickness of about 4500 angstroms.

그러면, 도 3b 에 도시되는 바와 같이, 터널 산화물막 (203) 이 열 산화에 의해 실리콘 기판 (201) 의 표면상에 형성된다. 터널 산화물막 (203) 은 100 옹스트롬 또는 그 이하의 두께를 갖는다.Then, as shown in FIG. 3B, the tunnel oxide film 203 is formed on the surface of the silicon substrate 201 by thermal oxidation. The tunnel oxide film 203 has a thickness of 100 angstroms or less.

터널 산화물막 (203) 은 상기 제 1 실시예와 유사하게 그안으로 N₂O 를 부가함에 의해 질화산화물 (oxide nitride) 로 이루어진다.The tunnel oxide film 203 is made of oxide nitride by adding N ₂ O therein similarly to the first embodiment.

그러면, 약 1500 옹스트롬의 두께를 갖는 폴리실리콘 층 (204) 이 CVD 에 의해 필드 산화물막들 (202) 와 터널 산화물막 (203) 둘 모두의 위에 형성된다.Then, a polysilicon layer 204 having a thickness of about 1500 Angstroms is formed over both the field oxide films 202 and the tunnel oxide film 203 by CVD.

그러면, 도 3c 에 도시되는 바와 같이, 폴리 실리콘층 (204) 은 붕소 (B) (205) 의 약 4×10¹⁴도즈로 15 KeV 에서 주입되어, 폴리 실리콘층 (204) 은 p-형의 것이 된다.Then, as shown in FIG. 3C, the polysilicon layer 204 is implanted at 15 KeV at about 4 × 10 ¹⁴ doses of boron (B) 205 so that the polysilicon layer 204 is p-type. do.

그러면, 포토레지스트막이 폴리실리콘층 (204) 의 전체의 위에 형성되고, 도 3d 에 도시된 바와 같이, 포토레지스트막 (206) 이 단지 터널 산화물막 (203) 위에서만 남게되는 방식으로 패턴화된다.Then, a photoresist film is formed over the entirety of the polysilicon layer 204, and is patterned in such a manner that the photoresist film 206 remains only on the tunnel oxide film 203, as shown in FIG. 3D.

그러면 그외에 폴리실리콘층 (204) 은 인 (P) (207) 의 약 7×10¹⁴도즈로 30 KeV 에서 주입된다.Then the polysilicon layer 204 is implanted at 30 KeV with about 7 × 10 ¹⁴ doses of phosphorus (P) 207.

따라서, 폴리실리콘층 (204) 은, 터널 산화물막 (203) 과 접촉하고 p-형 불순물로서 붕소를 함유하는 제 1 영역 (209) 및 상기 제 1 영역 (209) 상에 형성되고 n-형 불순물로서 인을 함유하는 제 2 영역 (208) 을 갖는다.Thus, the polysilicon layer 204 is formed on the first region 209 and the first region 209 which is in contact with the tunnel oxide film 203 and contains boron as a p-type impurity and is an n-type impurity. As a second region 208 containing phosphorus.

그러면, 포토레지스트막 (206) 은 제거된다.Then, the photoresist film 206 is removed.

그러면, 도 3e 에 도시되는 바와 같이, 폴리실리콘층 (204) 는 드라이 에치되어 부동 게이트 (210) 이 된다.Then, as shown in FIG. 3E, the polysilicon layer 204 is dry etched to become the floating gate 210.

그러면, 도 3f 에 도시되는 바와 같이, 절연막 (211) 이 CVD 에 의해 도 3e 에 도시된 결과물의 전체 위에 형성된다. 절연막 (211) 은 도 2f 에서 도시되는 절연막 (110) 과 동일한 구조를 갖는다.Then, as shown in FIG. 3F, an insulating film 211 is formed over the entirety of the resultant shown in FIG. 3E by CVD. The insulating film 211 has the same structure as the insulating film 110 shown in FIG. 2F.

그러면, 비록 도시되지는 않았지만, 실리콘 기판 (201) 상에 주변 회로들을 형성하는 몇몇 단계들이 수행된다.Then, although not shown, several steps of forming peripheral circuits on the silicon substrate 201 are performed.

그러면, 도 3f 에 도시되는 바와 같이, 폴리사이드막 (212) 이 절연막 (211) 의 전체의 위에 형성된다. 폴리사이드막 (212) 은 제 1 실시예의 폴리사이드막 (111) 과 유사한 폴리실리콘막 및 텅스텐 실리사이드막으로 이루어진다.Then, as shown in FIG. 3F, the polyside film 212 is formed over the entirety of the insulating film 211. The polyside film 212 consists of a polysilicon film and a tungsten silicide film similar to the polyside film 111 of the first embodiment.

그러면, 도 3g 에 도시되는 바와 같이, 폴리실리콘막 (204), 절연막 (211), 및 폴리사이드막 (212) 은 드라이 에치되어 셀 트랜지스터의 게이트 (213) 이 된다.Then, as shown in FIG. 3G, the polysilicon film 204, the insulating film 211, and the polyside film 212 are dry etched to become the gate 213 of the cell transistor.

그러면, 도 3h 에 도시되는 바와 같이, 도 3g 에 도시되는 결과물은 비소(As) 약 3×10¹⁵도즈로 50 KeV 에서 주입되어 실리콘 기판 (201) 의 표면에서 소스 및 드레인 영역들 (214) 을 형성한다.Then, as shown in FIG. 3H, the resultant shown in FIG. 3G is implanted at 50 KeV at about 3 × 10 ¹⁵ doses of arsenic (As) to remove source and drain regions 214 at the surface of the silicon substrate 201. Form.

그 후로, 종래의 방식으로의 주변 회로들의 트랜지스터들의 형성, 인터레이어 절연막의 형성, 컨택트의 수립, 와이어링의 제작들의 단계가 수행되어 플래쉬 메모리를 완성한다.Thereafter, steps of forming transistors of peripheral circuits, forming an interlayer insulating film, establishing a contact, and fabricating wiring in a conventional manner are completed to complete the flash memory.

상기의 제 2 실시예에 있어서, 단지 p-형 불순물들을 함유하는 제 1 영역 (209) 만이 터널 절연막 (203) 과 접촉하고, n-형 불순물들을 함유하고 나아가 그안에 전자들을 함유하는 제 2 영역 (208) 은 터널 산화물막 (203) 과 접촉하지 않는다. 따라서, 만약 터널 산화물막 (203) 이 전기적 스트레스에 의해 성능저하 되더라도, 전자들이 부동 게이트 (210) 로부터 성능저하된 터널 절연막 (203) 을 통하여 실리콘 기판 (201) 로 누설되는 것을 방지할 수 있고, 비휘발성 반도체 기억 장치의 데이터유지 용량의 감소를 방지할 수 있다.In the second embodiment above, only the first region 209 containing p-type impurities is in contact with the tunnel insulating film 203, the second region containing n-type impurities and further containing electrons therein. 208 does not contact the tunnel oxide film 203. Therefore, even if the tunnel oxide film 203 is degraded by electrical stress, electrons can be prevented from leaking from the floating gate 210 to the silicon substrate 201 through the degraded tunnel insulating film 203, The reduction of the data holding capacity of the nonvolatile semiconductor memory device can be prevented.

상술한 바와 같이 본 발명에 따르는 비휘발성 반도체 기억 장치는 전자들이 부동 게이트로부터 터널 절연막을 통하여 반도체 기판으로 누설되는 것을 방지하는 것을 가능케하며, 만약 터널 절연막이 전기적인 스트레스에 의해 성능이 저하되어도, 전자들을 부동 게이트내에 축적하는 것을 유지하는 효과를 갖게 된다.As described above, the nonvolatile semiconductor memory device according to the present invention makes it possible to prevent electrons from leaking from the floating gate to the semiconductor substrate through the tunnel insulating film, even if the tunnel insulating film is degraded by electrical stress, Has the effect of keeping accumulating them in the floating gate.

Claims

(a) 반도체 기판 (101, 201);(a) semiconductor substrates 101 and 201;

(b) 상기 반도체 기판 (101, 201) 상에 형성되는 터널 절연막 (103, 203); 및(b) tunnel insulating films 103 and 203 formed on the semiconductor substrates 101 and 201; And

(c) 상기 터널 절연막 (103, 203) 상에 형성되는 부동 게이트 (109, 210) 를 포함하는 비휘발성 반도체 기억 장치에 있어서,(c) A nonvolatile semiconductor memory device comprising floating gates 109 and 210 formed on the tunnel insulating films 103 and 203,

상기 부동 게이트 (109, 210) 는 상기 터널 절연막 (103, 203) 과 접촉하는 제 1 영역 (108, 209) 및 상기 터널 절연막 (103, 203) 과 접촉하지 않는 제 2 영역 (107, 208) 로 이루어지며,The floating gates 109 and 210 are first regions 108 and 209 in contact with the tunnel insulation layers 103 and 203 and second regions 107 and 208 not in contact with the tunnel insulation layers 103 and 203. Done,

상기 제 1 영역 (108, 209) 은 p-형 불순물들 (105, 205) 을 함유하고, 상기 제 2 영역 (107, 208) 은 n-형 불순물들 (106, 207) 을 함유하여 전자들을 그 안에 존재하게 하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.The first region 108, 209 contains p-type impurities 105, 205, and the second region 107, 208 contains n-type impurities 106, 207 to extract electrons. Non-volatile semiconductor memory, characterized in that present in.

제 1 항에 있어서,The method of claim 1,

상기 제 1 영역 (108) 은 상기 터널 절연막 (103) 상에 형성되고 상기 제 2 영역 (107) 은 상기 제 1 영역 (108) 상에 형성되는 것을 특징으로 하는 비휘발성 반도체 기억 장치.And the first region (108) is formed on the tunnel insulating film (103) and the second region (107) is formed on the first region (108).

제 1 항에 있어서,The method of claim 1,

상기 제 1 영역 (209) 만이 상기 터널 절연막 (203) 과 접촉하고 상기 제 2 영역 (208) 은 상기 제 1 영역 (209) 주위에 형성되는 것을 특징으로 하는 비휘발성 반도체 기억 장치.And the first region (209) is in contact with the tunnel insulating film (203) and the second region (208) is formed around the first region (209).

제 1 내지 3 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 3,

상기 터널 절연막 (103, 203) 은 질화산화물로 구성되는 것을 특징으로 하는 비휘발성 반도체 기억 장치.And the tunnel insulating film (103, 203) is made of oxide nitride.

(a) 반도체 기판 (101) 상에 터널 절연막 (103) 을 형성하는 단계;(a) forming a tunnel insulating film 103 on the semiconductor substrate 101;

(b) 상기 터널 절연막 (103) 위에 폴리실리콘층 (104) 을 형성하는 단계;(b) forming a polysilicon layer (104) on the tunnel insulating film (103);

(c) 상기 폴리실리콘층 (104) 으로 p-형 불순물들을 주입하는 단계;(c) implanting p-type impurities into the polysilicon layer 104;

(d) 상기 폴리실리콘층 (104) 으로 n-형 불순물들 (106) 을 주입하여, 상기 폴리실리콘층 (104) 이, 상기 터널 절연막 (103) 과 접촉하고 상기 p-형 불순물들 (105) 을 함유하는 제 1 층 (108) 및 상기 제 1 층 (108) 상에 형성되고 상기 n-형 불순물들 (106) 을 함유하는 제 2 층 (107) 을 포함하는 2 층 구조를 갖게 하는 단계, 및(d) n-type impurities 106 are implanted into the polysilicon layer 104 such that the polysilicon layer 104 is in contact with the tunnel insulating film 103 and the p-type impurities 105 Having a two-layer structure comprising a first layer 108 containing a second layer and a second layer 107 formed on the first layer 108 and containing the n-type impurities 106, And

(e) 상기 폴리실리콘층 (104) 을 에칭하여 부동 게이트 (109) 를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치를 제조하는 방법.(e) etching the polysilicon layer (104) to form a floating gate (109).

(a) 반도체 기판 (201) 상에 터널 절연막 (203) 을 형성하는 단계;(a) forming a tunnel insulating film 203 on the semiconductor substrate 201;

(b) 상기 터널 절연막 (203) 위에 폴리실리콘층 (204) 을 형성하는 단계;(b) forming a polysilicon layer 204 on the tunnel insulating film 203;

(c) 상기 폴리실리콘층 (204) 으로 p-형 불순물들 (205) 을 주입하는 단계;(c) implanting p-type impurities (205) into the polysilicon layer (204);

(d) 상기 폴리실리콘층 (204) 을 레지스트로 피복하여 상기 터널 절연막 (203) 위에 레지스트막 (206) 을 형성하는 단계;(d) coating the polysilicon layer 204 with a resist to form a resist film 206 on the tunnel insulating film 203;

(e) 상기 폴리 실리콘층 (204) 으로 n-형 불순물들 (207) 을 주입하여, 상기 폴리실리콘층 (204) 이, 상기 터널 절연막 (203) 과 접촉하고 상기 p-형 불순물들 (205) 을 함유하는 제 1 영역 (209) 및 상기 제 1 영역 (209) 을 주위에 형성되고 상기 n-형 불순물들 (207) 을 함유하는 제 2 영역 (208) 을 갖게하는 단계;(e) Injecting n-type impurities 207 into the polysilicon layer 204 so that the polysilicon layer 204 is in contact with the tunnel insulating film 203 and the p-type impurities 205 Having a first region (209) containing the first region and a second region (208) formed around the first region (209) and containing the n-type impurities (207);

(f) 상기 레지스트막 (206) 을 제거하는 단계; 및(f) removing the resist film (206); And

(g) 상기 폴리실리콘층 (204) 을 에칭하여 부동 게이트 (210) 를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치를 제조하는 방법.(g) etching the polysilicon layer (204) to form a floating gate (210).