KR20010004679A - Bit line sense amplifier - Google Patents

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Abstract

PURPOSE: A bit line sense amp is provided to prevent ascend of an electric potential of a bit line precharge voltage at a high speed operation and improve a refresh characteristic large as connecting to a ground terminal for a constant time when precharging both bit lines to a bit line precharge voltage level and controlling so that a predetermined amount of the electric potential of both bit lines is discharged CONSTITUTION: A bit line sense amp includes a precharge portion(10), a data sensing portion(20), and a voltage drop portion(30). The precharge portion is activated by a bit line precharge control signal and precharges both bit lines to a predetermined electric potential level at a standby mode. The data sensing portion amplifies a potential difference of the both bit lines by a control signal generated by means of derivation of a RAS bar signal when proceeding to an operation mode, and senses a data loaded on a bit line. The voltage drop portion is connected between the both bit lines and make a ground-connection the both bit lines for a constant time to make a voltage drop an electric potential of a bit line.

Description

비트라인 센스앰프{Bit line sense amplifier}Bit line sense amplifier

본 발명은 반도체 메모리장치에서 사용되는 비트라인 센스앰프에 관한 것으로, 보다 상세하게는 고속의 데이타 센싱동작시 비트라인 프리차지전압이 높아지는 것을 방지하여 비트라인 프리차지전압을 안정화시키므로써 리프레쉬 특성을 크게 향상시킨 비트라인 센스앰프에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit line sense amplifier used in a semiconductor memory device. More particularly, the refresh characteristic is greatly improved by stabilizing the bit line precharge voltage by preventing the bit line precharge voltage from increasing during high speed data sensing operations. It relates to an improved bit line sense amplifier.

일반적으로, 디램(DRAM) 또는 싱크로너스 디램(synchronous DRAM) 등의 메모리소자는 셀 자체가 다이나믹 셀(dynamic cell)로 이루어지기 때문에 일정시간이 지나면 셀에 저장된 데이타가 파괴되어 일정 주기단위로 리프레쉬(refresh)동작을 수행해 주어야 한다.In general, a memory device such as a DRAM or a synchronous DRAM is a dynamic cell, and thus, the data stored in the cell is destroyed after a certain time and is refreshed at regular intervals. The operation must be performed.

상기 리프레쉬(refresh)동작은 셀의 데이타를 감지한 이후에 다시쓰기(rewrite)를 하는 동작으로 수행되며, 리프레쉬 동작에서 한 셀이 리프레쉬를 수행하고 다시 그 셀에 대한 리프레쉬 동작을 수행하기 까지의 시간을 ‘리프레쉬 주기’라 하며, 이를 메모리 셀의 입장에서 보면 하나의 셀이 리프레쉬 동작을 수행하고 다음 리프레쉬 동작을 수행할 때가지 데이타를 유지하는 시간이 되므로, 이를‘데이타 유지시간(data retention time)’이라 한다.The refresh operation is performed by rewriting after detecting the data of a cell. In the refresh operation, a time until one cell performs a refresh and then again performs a refresh operation on the cell. This is called the 'refresh cycle', and from the perspective of the memory cell, it is the time for one cell to perform the refresh operation and to maintain the data until the next refresh operation. 'Is called.

따라서, 안정적인 동작을 위해서는 상기한 데이타 유지시간이 상기 리프레쉬 주기보다 길어야 할 필요가 있는데, 상기 리프레쉬 주기에 비해 디램소자의 데이타 유지시간이 충분히 긴 경우에는 즉, 셀의 데이타 유지시간에 비해 리프레쉬 동작이 너무 빈번히 이루어지는 경우에는 필요이상의 과도전력이 소모되기 때문에, 리프레쉬특성 개선을 위해서는 상기 리프레쉬 주기가 다소 길게 되도록 하는 것이 좋다.Therefore, for stable operation, the data holding time needs to be longer than the refresh period. When the data holding time of the DRAM element is sufficiently long compared to the refresh period, that is, the refresh operation is performed in comparison with the data holding time of the cell. If too frequently, excessive power is consumed. Therefore, it is preferable to make the refresh period somewhat longer to improve the refresh characteristics.

리프레쉬주기를 길게하기 위해, 메모리셀내의 누설전류량을 감소시켜 셀 전압의 감소량을 줄이거나, 비트라인 프리차지전압(Vblp)을 낮추게 되는데, 이를 비트라인 센스앰프 측면에서 자세히 살펴보기로 한다.In order to increase the refresh period, the amount of leakage current in the memory cell may be reduced to reduce the decrease of the cell voltage or the bit line precharge voltage Vblp will be described in detail in terms of the bit line sense amplifier.

도 1 은 일반적으로 사용되는 비트라인 센스앰프의 회로 구성도를 도시한 것으로, 대기모드(stand-by mode)로의 진입시 비트라인 프리차지 제어신호(BLP)에 의해 활성화되어 양측 비트라인(BL, /BL)을 소정의 전위레벨(Vblp)로 동일하게 프리차지시키는 프리차지부(10)와, 라스바(/RAS)신호의 파생으로 생성된 두 제어신호(/S, RTO)에 의해 상기 양측 비트라인(BL, /BL)의 전위차를 증폭해 데이타를 센싱하는 데이타 센싱부(20)를 구비하여 구성된다.FIG. 1 is a circuit diagram of a commonly used bit line sense amplifier, which is activated by a bit line precharge control signal BLP when entering a stand-by mode, and is connected to both bit lines BL and /. The both bits by the precharge unit 10 which precharges BL equally to a predetermined potential level Vblp, and by two control signals / S and RTO generated by derivation of the rasbah (/ RAS) signal. And a data sensing unit 20 for amplifying the potential difference between the lines BL and / BL to sense data.

도 2 는 도 1 에 도시된 비트라인 센스앰프의 동작 타이밍도를 도시한 것으로, 동 도면을 참조하며 비트라인 센스앰프의 기본동작을 각 시점별로 살펴보기로 한다.FIG. 2 is a timing diagram illustrating an operation of the bit line sense amplifier illustrated in FIG. 1. Referring to the drawing, the basic operation of the bit line sense amplifier will be described at each time point.

우선, 대기(stand-by)모드에서는 워드라인 전위가 0V이고 비트라인 프리차지 제어신호(BLP)가 '로직하이' 상태로 되면서, 상기 프리차지부(10)를 이루는 엔모스 트랜지스터들(T1∼T3)이 모두 턴-온되어 양측 두 비트라인(BL, /BL)을 동일한 전위수준의 Vblp 전위로 프리차지시키게 된다. 이때, 센싱 제어신호인 /S 와 RTO 신호도 모두 Vblp 전위로 프리차지되어 있다(t0시점).First, in the stand-by mode, the word line potential is 0 V and the bit line precharge control signal BLP becomes 'logic high', thereby forming the NMOS transistors T1 to T1 to the precharge unit 10. Both T3) are turned on to precharge both bit lines BL and / BL to the Vblp potential of the same potential level. At this time, both the sensing control signals / S and the RTO signal are also precharged to the Vblp potential (time t 0 ).

이 상태에서 상기 비트라인 프리차지 제어신호(BLP)가 '로직로우'로 천이되면 상기 프리차지부(10)내 엔모스 트랜지스터들(T1∼T3)이 모두 턴-오프되면서 양측 비트라인(BL, /BL)이 Vcc/2전위를 그대로 유지한 채 외부와 단절된 플로팅(floating)상태로 된다(t1시점).In this state, when the bit line precharge control signal BLP transitions to 'logic low', all of the NMOS transistors T1 to T3 in the precharge unit 10 are turned off and both bit lines BL, / BL) is in a floating state disconnected from the outside while maintaining the Vcc / 2 potential (time t 1 ).

이 후, 로오 디코더가 외부로부터 입력된 로오 어드레스를 분석하여 하나의 워드라인(WL0)을 선택하고 그 전위를 Vcc+Vt 이상의 수준으로 상승시킨다(이를 '워드라인 부트스트랩핑'이라 함). 이에따라, 선택된 워드라인(WL0)에 연결된 메모리 셀의 전하가 해당 비트라인에 실리게 되며 일측 비트라인(BL) 전위는 셀에 저장된 데이타가 '0'이라고 가정할 경우 일정 전위만큼 낮아진다. 이때, 반대쪽 나머지 비트라인(/BL)의 전위는 프리차지된 전위인 Vcc/2를 전위변화 없이 그대로 유지하게 된다(t2시점).Thereafter, the row decoder analyzes the row address input from the outside to select one word line WL 0 and raise its potential to a level of Vcc + Vt or more (this is referred to as 'word line bootstrapping'). Accordingly, the charge of the memory cell connected to the selected word line WL 0 is carried on the corresponding bit line, and the potential of one bit line BL is lowered by a predetermined potential when the data stored in the cell is '0'. At this time, the potential of the other remaining bit line / BL maintains the precharged potential Vcc / 2 without changing the potential (time t 2 ).

그런 다음, 센싱 제어신호(/S)의 전위를 Vcc/2에서부터 서서히 낮추어 데이타 센싱부(20)를 활성화시키므로써 양측 비트라인(BL, /BL)의 전위차를 증폭하게 되는데, 이 경우 일측 비트라인(BL)의 전위는 서서히 하강하나 반대측 비트라인(/BL)의 전위는 변화하지 않고 고정되면서 양 비트라인(BL, /BL)간의 전위차가 증가하게 된다(t3-t4시점).Then, the potential of the sensing control signal / S is gradually lowered from Vcc / 2 to activate the data sensing unit 20, thereby amplifying the potential difference between the bit lines BL and / BL. The potential of BL gradually decreases, but the potential of the opposite bit line / BL is fixed unchanged, and the potential difference between both bit lines BL and / BL increases (t 3 -t 4 time point).

이 상태에서, 양측 비트라인(BL, /BL)의 전위차(ΔV)가 어느 정도 벌어지면 상기 두 센싱 제어신호(/S, RTO)를 각각 0V와 Vcc로 급속히 변화시켜 '0'의 데이타가 실린 비트라인(BL)의 전위는 0V로 방전하고, 반대측 비트라인(/BL)의 전위는 Vcc로 충전하여 센싱동작을 완료하게 된다(t5-t6시점). 이때, 상기 양측 비트라인간 전위차(ΔV)는 다음의 〈식 1〉에서와 같다.In this state, when the potential difference ΔV of both bit lines BL and / BL increases to some extent, the two sensing control signals / S and RTO are rapidly changed to 0V and Vcc, respectively, so that data of '0' is loaded. potential of the bit line (BL) potential is discharged to 0V, and the opposite side of the bit line (/ BL) becomes filled with Vcc to complete the sensing operation (t 5- t 6 time). In this case, the potential difference ΔV between the bit lines on both sides is as in Equation 1 below.

〈식 1〉<Equation 1>

ΔV = VB- Vblp =(VS- Vblp)/(1 + CB+ CS)ΔV = V B -Vblp = (V S -Vblp) / (1 + C B + C S )

여기서, VB= 비트라인전압, VS= 셀 전압, CB= 비트라인 캐패시턴스CS= 셀 캐패시턴스를 나타낸다.Here, V B = bit line voltage, V S = cell voltage, C B = bit line capacitance C S = cell capacitance.

물론, 이 시간동안 워드라인의 전위는 계속 '로직하이'를 유지하고 있으므로 선택된 셀은 게속 비트라인에 연결되어 셀 데이타전압이 자동적으로 0V로 하강하게 되는데, 이를 가리켜 '리라이트(rewrite)동작'이라 하며, 이는 디램의 리프레쉬 동작에 해당한다. 이후, 컬럼동작에 의해 센싱된 데이타를 데이타 버스에 실어 외부로부터 리드해낼 수 있도록 한다.Of course, since the potential of the word line remains 'logic high' during this time, the selected cell is connected to the continuous bit line, and the cell data voltage is automatically lowered to 0V, which is referred to as 'rewrite operation'. This corresponds to the refresh operation of the DRAM. Then, the data sensed by the column operation is loaded on the data bus so that the data can be read from the outside.

리드동작의 완료 후, 상기 워드라인(WL0) 전위를 하강시켜 메모리 셀의 데이타를 저장상태로 두게 되며(t7시점), 다음 동작에 대비해 상기 비트라인 프리차지 제어신호(BLP)를 다시 '로직하이'로 천이시켜 프리차지부(10)내 엔모스 트랜지스터들(T1∼T3)을 턴-온시켜 양측 비트라인(BL, /BL)의 전위를 모두 Vblp 전위로 프리차지하거나, 이들 양측 비트라인(BL, /BL)을 서로 단락(short)시켜 등화시키게 된다(t8시점).After completion of the read operation, the potential of the word line WL 0 is lowered to leave the data of the memory cell in a stored state (time t 7 ), and the bit line precharge control signal BLP is reset in preparation for the next operation. Transition to logic high 'to turn on the NMOS transistors T1 to T3 in the precharge unit 10 to precharge all of the potentials of both bit lines BL and / BL to the Vblp potential, or both of these bits. The lines BL and / BL are shorted to each other to be equalized (time t 8 ).

상기 과정을 거쳐 데이타 센싱 및 증폭을 수행하게 되는 비트라인 센스앰프는 양측 비트라인(BL, /BL)의 전위차(ΔV)가 크면 클수록 더 쉽게 증폭작용을 하게 된다.The bit line sense amplifier, which performs data sensing and amplification through the above process, is more easily amplified as the potential difference ΔV between the bit lines BL and / BL is greater.

그런데, 디램 셀내 캐패시터에 저장되어 있는 전하는 누설전류에 의해 시간이 지날수록 점점 줄어들어 셀 전압(VS)이 낮아지게 되며, 이렇게 낮아진 셀 전압(VS)은 상기 〈식 1〉을 통해 알 수 있듯이 비트라인간 전위차(ΔV)를 감소시켜 비트라인 센스앰프의 데이타 센싱 및 증폭동작을 어렵게 하여 리드동작중의 에러발생을 증가시킨다.However, the charge stored in the capacitor in the DRAM cell gradually decreases over time due to leakage current, so that the cell voltage V S is lowered. As shown in Equation 1, the lowered cell voltage V S is obtained. By reducing the potential difference [Delta] V between the bit lines, it becomes difficult to sense and amplify the data of the bit line sense amplifier, thereby increasing the error occurrence during the read operation.

따라서, 주기적으로 리프레쉬동작을 수행해 셀 캐패시터에서 줄어든 전하를 보충해 주게 되며, 리프레쉬주기 또한 이러한 이유로 인해 디램의 중요한 특성이 된다.Therefore, the refresh operation is performed periodically to compensate for the reduced charge in the cell capacitor, and the refresh cycle is also an important characteristic of the DRAM for this reason.

통상적으로, 디램의 리프레쉬 특성은 '로직로우'의 데이타보다는 '로직하이'의 데이타에서 보다 취약하며, 또 저온보다 고온에서 취약한데, 이는 셀내 누설전류량이 온도가 높아질수록 커지기 때문이다.In general, the refresh characteristics of DRAMs are more vulnerable in 'Logic High' data than 'Logic Low' data, and they are more vulnerable at higher temperature than low temperature because the leakage current in the cell increases as the temperature increases.

이렇듯, 리프레쉬 특성개선을 위해서는 상기 리프레쉬주기가 긴 것이 좋은데, 이를 위해 셀 내 누설전류를 감소시켜 셀 전압이 낮아지는 것을 줄이거나, 비트라인 프리차지전압(Vblp)을 낮추어 리프레쉬주기를 길게 하기도 한다.As such, a long refresh period is desirable to improve the refresh characteristics. To this end, the cell leakage is reduced by reducing the leakage current in the cell, or the refresh period is increased by lowering the bit line precharge voltage Vblp.

그런데, 상기한 바와 같이 비트라인 프리차지전압(Vblp)을 낮추어 인가해주게 되면 '로직하이'의 데이타를 리드할 경우에는 비트라인간 전위차(ΔV)를 크게 할 수 있게 되지만, 디램이 고속동작하 경우에는 비트라인을 Vblp 전위수준으로 프리차지시키는 동작이 빈번해지게 되면서 비트라인 프리차지전압(Vblp)이 Vdd/2(Vdd는 동작전압)에 가까운 전압이 되어 상기 〈식 1〉을 통해 알 수 있듯이 결국 비트라인간 전위차(ΔV)는 이전의 비트라인 프리차지전압(Vblp)에 의해 프리차지시켰을 때보다도 더 낮아지게 된다.However, if the bit line precharge voltage Vblp is lowered and applied as described above, when the logic high data is read, the potential difference ΔV between the bit lines can be increased. However, when the DRAM operates at a high speed. Since the operation of precharging the bit line to the Vblp potential level becomes frequent, the bit line precharge voltage Vblp becomes a voltage close to Vdd / 2 (Vdd is an operating voltage), and as shown in Equation 1, The potential difference ΔV between the bit lines is lower than when precharged by the previous bit line precharge voltage Vblp.

따라서, 고속동작에서는 비트라인 프리차지전압(Vblp)을 낮춘 효과가 없어지게 되며, 리프레쉬 특성 또한 조금도 개선하지 못하게 되는 문제점이 있다.Therefore, in the high speed operation, the effect of lowering the bit line precharge voltage Vblp is lost, and there is a problem in that the refresh characteristic cannot be improved at all.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 양측 비트라인을 비트라인 프리차지 전압수준으로 프리차지시 일정시간동안 접지단에 연결시켜 양측 비트라인 전위가 소정량 방전되도록 제어하므로써, 고속동작시 비트라인 프리차지전압의 전위상승을 방지하여 리프레쉬 특성을 크게 향상시키도록 한 비트라인 센스앰프를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to connect both bit lines to the ground terminal for a predetermined time when precharged to the bit line precharge voltage level so that both bit line potentials are discharged by a predetermined amount. By controlling the voltage, a bit line sense amplifier is provided in which a potential increase of the bit line precharge voltage is prevented during the high speed operation, thereby greatly improving the refresh characteristics.

상기 목적을 달성하기 위하여, 본 발명에 의한 비트라인 센스앰프는 비트라인 프리차지 제어신호에 의해 활성화되어 대기모드시 양측 비트라인을 소정의 전위레벨로 동일하게 프리차지시키는 프리차지부와;In order to achieve the above object, the bit line sense amplifier according to the present invention includes a precharge unit activated by a bit line precharge control signal to equally precharge both bit lines to a predetermined potential level in a standby mode;

동작모드로의 진입시 라스바신호의 파생으로 생성된 센싱 제어신호에 의해 상기 양측 비트라인의 전위차를 증폭해 비트라인에 실린 데이타를 센싱하는 데이타 센싱부 및;A data sensing unit for amplifying a potential difference between both bit lines by a sensing control signal generated by deriving a rasva signal when entering an operation mode and sensing data on the bit line;

상기 양측 비트라인의 사이에 연결되어 이들 양측 비트라인을 일정시간 접지연결시켜 비트라인 전위의 전압강하를 수행하는 전압 강하부를 구비하는 것을 특징으로 한다.And a voltage drop unit connected between the bit lines so as to ground the both bit lines for a predetermined time to perform a voltage drop of the bit line potential.

도 1 은 일반적으로 사용되는 비트라인 센스앰프의 회로 구성도1 is a circuit diagram of a commonly used bit line sense amplifier

도 2 는 도 1 에 도시된 비트라인 센스앰프의 동작 타이밍도FIG. 2 is an operation timing diagram of the bit line sense amplifier shown in FIG.

도 3 은 본 발명에 따른 비트라인 센스앰프의 회로 구성도3 is a circuit diagram illustrating a bit line sense amplifier according to the present invention.

〈 도면의 주요부분에 대한 부호의 설명 〉<Description of reference numerals for the main parts of the drawings>

10: 프리차지부 20: 데이타 센싱부10: precharge unit 20: data sensing unit

30: 전압 강하부30: voltage drop

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3 은 본 발명에 따른 비트라인 센스앰프의 회로 구성도를 도시한 것으로, 비트라인 프리차지 제어신호(BLP)에 의해 활성화되어 대기모드시 양측 비트라인(BL, /BL)을 비트라인 프리차지 전위(Vblp)레벨로 동일하게 프리차지시키는 프리차지부(10)와, 동작모드로의 진입시 라스바(/RAS)신호의 파생으로 생성된 센싱 제어신호(/S, RTO)에 의해 상기 양측 비트라인(BL. /BL)의 전위차를 중폭해 비트라인에 실린 데이타를 센싱하는 데이타 센싱부(20) 및, 상기 비트라인 프리차지 제어신호(BLP)의 조합으로 발생되는 별도의 제어신호(X)에 의해 상기 양측 비트라인(BL, /BL)을 일정시간 접지연결시켜 비트라인전위의 전압강하를 수행하는 전압 강하부(30)를 구비하여 구성된다.3 is a circuit diagram of a bit line sense amplifier according to the present invention, which is activated by a bit line precharge control signal BLP to bit line precharge both side bit lines BL and / BL in a standby mode. The both sides of the bit by the precharge unit 10 for precharging the same at the potential Vblp level and the sensing control signals / S and RTO generated by derivation of the rasbah signal when entering the operation mode. A separate control signal X generated by a combination of the data sensing unit 20 for sensing the data loaded on the bit line by doubling the potential difference of the line BL./BL and the bit line precharge control signal BLP. And a voltage drop unit 30 which connects the bit lines BL and / BL to ground for a predetermined time to perform voltage drop of the bit line potential.

상기 프리차지부(10)는 양측 비트라인(BL, /BL) 사이에 접속되며 게이트단으로 상기 비트라인 프리차지 제어신호(BLP)가 인가되는 엔모스 트랜지스터(T1)와; 상기 양측 비트라인(BL, /BL)과 상기 비트라인 프리차지전압(Vblp) 인가단 사이에 각각 연결되며, 상기 비트라인 프리차지 제어신호(BLP)가 각각의 게이트단에 공통으로 인가되는 두 엔모스 트랜지스터(T2, T3)를 구비하여 구성된다.The precharge unit 10 includes an NMOS transistor T1 connected between both bit lines BL and / BL and to which the bit line precharge control signal BLP is applied to a gate end thereof. Two yen connected between the bit lines BL and / BL and the bit line precharge voltage Vblp, respectively, and the bit line precharge control signal BLP is commonly applied to each gate end. The MOS transistors T2 and T3 are provided.

상기 구성을 갖는 프리차지부(10)는 상기 비트라인 프리차지 제어신호(BLP)가 '하이'로 인에이블되면 3개의 엔모스 트랜지스터(T1∼T3)가 모두 턴-온되면서, 양측 비트라인(BL, /BL)을 소정의 전위레벨(Vblp)로 프리차지시키게 된다.In the precharge unit 10 having the above configuration, when the bit line precharge control signal BLP is enabled 'high', all three NMOS transistors T1 to T3 are turned on and both bit lines BL and / BL are precharged to a predetermined potential level Vblp.

그리고, 상기 데이타 센싱부(20)는 상기 양측 비트라인(BL, /BL) 전위가 각각 크로스 커플구조로 각각의 게이트단에 인가되며, 상기 센싱 제어신호(/S, RTO) 각각의 인가단 사이에 상호병렬로 접속된 시모스형 래치구조로 이루어진다.In addition, the data sensing unit 20 has the potentials of the two bit lines BL and / BL applied to the respective gate ends in a cross-coupled structure, and between the application terminals of each of the sensing control signals / S and RTO. It consists of a CMOS latch structure connected in parallel to each other.

이러한 구성을 갖고 상기 센싱 제어신호(/S, RTO)의 전위조절에 의해 양측 비트라인(BL, /BL)의 전위차(ΔV)를 증폭시키다가, 상기 전위차(ΔV)가 일정수준에 달하면 상기 센싱 제어신호(/S, RTO)를 0V 와 Vcc로 셀에 저장된 데이타신호값에 따라 선택적으로 인가해주어 데이타 센싱을 완료하게 된다.With this configuration, the potential difference ΔV of both bit lines BL and / BL is amplified by the potential adjustment of the sensing control signals / S and RTO. When the potential difference ΔV reaches a predetermined level, the sensing Data sensing is completed by selectively applying the control signals (/ S, RTO) to 0V and Vcc according to the data signal value stored in the cell.

또한, 상기 전압 강하부(30)는 상기 양측 비트라인(BL, /BL)과 접지단 사이에 각각 접속되며, 상기 비트라인 프리차지 제어신호(BLP)의 조합에 의해 발생되는 별도의 제어신호(X)가 각각의 게이트단에 공통으로 인가되는 제1 및 제2 모스 트랜지스터(T4, T5)로 구성된다.In addition, the voltage drop unit 30 is connected between the bit lines BL and / BL and the ground terminals, respectively, and a separate control signal generated by the combination of the bit line precharge control signal BLP ( X is composed of first and second MOS transistors T4 and T5 which are commonly applied to the respective gate ends.

동 도면의 경우, 상기 제1 및 제2 모스 트랜지스터(T4, T5)를 엔모스 트랜지스로 구현하였으나, 상기 제어신호(X)의 전위를 반대로 제어한 후 피모스 트랜지스터로 구현하여도 무방하겠다.In the figure, the first and second MOS transistors T4 and T5 are implemented as NMOS transistors. However, the potential of the control signal X may be controlled in reverse, and then implemented as a PMOS transistor.

상기 구성을 갖고 이루어지는 전압 강하부(30)는 상기 비트라인 프리차지 제어신호(BLP)의 조합으로 비트라인 프리차지 제어신호(BLP) 자신보다 바로 이전 또는 이후에 발생하는 별도의 제어신호(X)가 인에이블될 경우, 상기 두 모스 트랜지스터(T4, T5)를 턴-온시키므로써 양측 비트라인(BL, /BL)을 접지단과 연결시키게 된다.The voltage drop unit 30 having the above configuration is a combination of the bit line precharge control signal BLP and a separate control signal X generated immediately before or after the bit line precharge control signal BLP itself. When is enabled, the two MOS transistors T4 and T5 are turned on to connect both bit lines BL and / BL to the ground terminal.

이에 따라, 상기 프리차지부(10)에 의해 양측 비트라인(BL, /BL)을 프리차지할 경우, 비트라인 프리차지 제어신호(BLP)에 의해 활성화되는 제어신호(X)에 의해 상기 전압 강하부(30)가 활성화되면서 상기 양측 비트라인(BL, /BL)을 접지단과 소정의 시간동안 연결시켜 비트라인 전위를 일정전위만큼 접지로 흘려주므로써 비트라인 전위의 전압강하를 수행하게 된다.Accordingly, when the precharge unit 10 precharges both bit lines BL and / BL, the voltage drop unit is controlled by a control signal X that is activated by the bit line precharge control signal BLP. As the 30 is activated, both bit lines BL and / BL are connected to the ground terminal for a predetermined time, thereby flowing the bit line potential to ground by a predetermined potential, thereby performing a voltage drop of the bit line potential.

따라서, 고속동작시 문제시되던 비트라인 프리차지전압(Vblp)의 전위상승을 막고 전위를 안정하게 유지할 수 있게 되는 것이다.Therefore, it is possible to prevent the potential rise of the bit line precharge voltage Vblp, which is a problem during high speed operation, and to maintain the potential stably.

이상에서 설명한 바와같이 본 발명에 따른 비트라인 센스앰프에 의하면, 비트라인의 프리차지시 일정시간동안 비트라인을 접지단에 연결시켜 접지로 전위를 흘려주므로써, 고속동작시 센싱에러를 유발하는 비트라인 프리차지전압의 전위상승을 방지할 수 있게되는 매우 뛰어난 효과가 있다.As described above, according to the bit line sense amplifier according to the present invention, when a bit line is precharged, the bit line is connected to the ground terminal for a predetermined time to flow a potential to ground, thereby causing a sensing error during high speed operation. There is a very excellent effect that can prevent the potential rise of the line precharge voltage.

또한, 비트라인 프리차지전위의 전압강하로 인해 리프레쉬 특성또한 크게 개선시킬 수 있는 매우 뛰어난 효과가 있다.In addition, due to the voltage drop of the bit line precharge potential, the refresh characteristics can be greatly improved.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims (2)

비트라인 프리차지 제어신호에 의해 활성화되어 대기모드시 양측 비트라인을 소정의 전위레벨로 동일하게 프리차지시키는 프리차지부와;A precharge unit activated by the bit line precharge control signal to precharge both bit lines equally to a predetermined potential level in the standby mode; 동작모드로의 진입시 라스바신호의 파생으로 생성된 센싱 제어신호에 의해 상기 양측 비트라인의 전위차를 증폭해 비트라인에 실린 데이타를 센싱하는 데이타 센싱부 및;A data sensing unit for amplifying a potential difference between both bit lines by a sensing control signal generated by deriving a rasva signal when entering an operation mode and sensing data on the bit line; 상기 양측 비트라인의 사이에 연결되어 이들 양측 비트라인을 일정시간 접지연결시켜 비트라인 전위의 전압강하를 수행하는 전압 강하부를 구비하는 것을 특징으로 비트라인 센스앰프.And a voltage drop unit connected between the bit lines to ground the both bit lines for a predetermined time to perform a voltage drop of the bit line potential. 제 1 항에 있어서,The method of claim 1, 상기 전압 강하부는 상기 양측 비트라인과 접지단 사이에 각각 접속되며, 상기 비트라인 프리차지 제어신호와 그 지연신호의 조합에 의해 발생하는 제어신호가 각각의 게이트단에 공통으로 인가되는 제1 및 제2 모스 트랜지스터로 이루어지는 것을 특징으로 하는 비트라인 센스앰프.The voltage drop part is connected between the bit line and the ground terminal, respectively, and the first and the first control signal generated by the combination of the bit line precharge control signal and the delay signal is applied to each gate terminal in common. A bit line sense amplifier comprising two MOS transistors.
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