KR20010003520A - Output buffer in a semiconductor memory device - Google Patents

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KR20010003520A
KR20010003520A KR1019990023833A KR19990023833A KR20010003520A KR 20010003520 A KR20010003520 A KR 20010003520A KR 1019990023833 A KR1019990023833 A KR 1019990023833A KR 19990023833 A KR19990023833 A KR 19990023833A KR 20010003520 A KR20010003520 A KR 20010003520A
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이상환
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김영환
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Abstract

PURPOSE: An output buffer of a semiconductor memory device is provided to reduce a peak current due to a pull-down transistor turning on so that a level of supplying voltage is stabilized. CONSTITUTION: An output buffer of a semiconductor memory device includes a pull-up transistor driver(10), a pull-down transistor driver(70), a pull-up transistor(30), a pull-down transistor(40), a bypass circuit(50) and a supplying-voltage level detector(60). The supplying-voltage level detector(60) detects a level of a supplying voltage(Vcc), and outputs a first and a second level sensed signals(aa,bb) to the pull-down transistor driver(70). The pull-down transistor driver(70) outputs driving signals of different gradients to a gate of the pull-down transistor(40), according to the first and second level sensed signals(aa,bb) from the supplying-voltage level detector(60).

Description

반도체메모리장치의 출력버퍼{Output buffer in a semiconductor memory device}Output buffer in a semiconductor memory device

본 발명은 반도체메모리장치의 출력버퍼에 관한 것으로, 특히 출력버퍼에 구비된 풀다운(pull-down)트랜지스터를 구동시키는 위한 신호의 특성을 전원전압의 레벨에 따라 조절할 수 있도록 함으로써, 그 풀다운트랜지스터의 턴온시 발생되는 피크전류의 크기를 감소시켜 전원전압의 레벨이 보다 안정적으로 유지되도록 한 반도체메모리장치의 출력버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer of a semiconductor memory device. In particular, the characteristics of a signal for driving a pull-down transistor provided in the output buffer can be adjusted according to the power supply voltage level, thereby turning on the pull-down transistor. The present invention relates to an output buffer of a semiconductor memory device which reduces the magnitude of peak current generated during power supply to maintain a more stable power supply voltage level.

일반적으로 반도체메모리장치에는 메모리셀 어레이(array)에 저장되는 데이터를 일시적으로 저장하기 위한 입력버퍼가 구비되고, 또한 메모리셀 어레이로부터 독취된 데이터를 일시적으로 저장한 후 데이터버스를 통하여 외부로 출력하는 출력버퍼가 구비된다.In general, a semiconductor memory device includes an input buffer for temporarily storing data stored in a memory cell array, and temporarily stores data read from the memory cell array and outputs the data externally through a data bus. An output buffer is provided.

이러한 입/출력버퍼 중에서 종래의 출력버퍼는 도 1에 도시된 바와 같이, 메모리셀로부터 독취된 데이터가 센스앰프(미도시)에 의하여 증폭되어 출력된 신호인 센스앰프신호(sa) 및 출력버퍼를 동작시키기 위한 출력버퍼인에이블신호(poe)를 논리조합하여 풀업(pull-up)트랜지스터를 구동시키기 윈한 신호를 발생시키는 풀업트랜지스터구동부(10)와, 상기 센스앰프신호(sa) 및 상기 출력버퍼인에이블신호(poe)를 논리조합하여 풀다운트랜지스터를 구동시키기 위한 신호를 발생시키는 풀다운트랜지스터구동부(20)를 구비한다.Among the input / output buffers, a conventional output buffer includes a sense amplifier signal sa and an output buffer, as shown in FIG. 1, in which data read from a memory cell is amplified and output by a sense amplifier (not shown). A pull-up transistor driver 10 for generating a signal for driving a pull-up transistor by logically combining an output buffer enable signal poe for operation, the sense amplifier signal sa and the output buffer in And a pull-down transistor driver 20 for generating a signal for driving the pull-down transistor by logically combining the enable signal poe.

또한, 종래의 출력버퍼는 상기 풀업트랜지스터구동부(10)로부터 인가된 신호에 의하여 턴온되어, 전원전압(Vcc) 레벨로 풀업된 데이터신호를 발생시키는 풀업트랜지스터(30)와, 그 풀업트랜지스터(30)와 직렬연결되고, 상기 풀다운트랜지스터구동부(20)로부터 인가된 신호에 의하여 턴온되어 그라운드전압(Vss)의 레벨로 풀다운된 데이터신호를 발생시키는 풀다운트랜지스터(40)를 구비한다.In addition, the conventional output buffer is turned on by the signal applied from the pull-up transistor driver 10, the pull-up transistor 30 for generating a data signal pulled up to the power supply voltage (Vcc) level, and the pull-up transistor 30 And a pull-down transistor 40 connected in series with the pull-down transistor driver 20 to generate a data signal that is turned on by a signal applied from the pull-down transistor driver 20 and is pulled down to a level of the ground voltage Vss.

또한, 상기 풀업트랜지스터(30) 및 풀다운트랜지스터(40)와 데이터버스(Dout1) 사이에는 바이패스회로(50)가 연결되는데, 이러한 바이패스회로(50)는 데이터버스(Dout1)에 인가되는 데이터신호의 레벨(Vcc),(Vss)이 노이즈 등에 의하여 흔들리지 않도록 한다.In addition, a bypass circuit 50 is connected between the pull-up transistor 30 and the pull-down transistor 40 and the data bus Dout1. The bypass circuit 50 is a data signal applied to the data bus Dout1. Do not shake the levels (Vcc) and (Vss) due to noise or the like.

도 1에서는 한 비트(bit)의 출력데이터를 버퍼링하기 위한 출력버퍼 유니트를 일예로서 보인 것이고, 이와 동일하게 구성되는 출력버퍼 유니트가 데이터버스(Dout1)의 비트수만큼 구비될 수 있다.In FIG. 1, an output buffer unit for buffering output data of one bit is shown as an example, and an output buffer unit configured in the same manner may be provided as many as the number of bits of the data bus Dout1.

상기 풀업트랜지스터구동부(10)는 상기 센스앰프신호(sa)를 반전시키는 인버터(11)와, 상기 출력버퍼인에이블신호(poe)를 반전시키는 인버터(12)와, 그 인버터(12) 및 상기 인버터(11)의 출력신호를 노아연산하는 노아게이트(13)와, 그 노아게이트(13)의 출력신호를 반전시켜 상기 풀업트랜지스터(30)의 게이트에 인가하는 인버터(14)로 구성된다.The pull-up transistor driver 10 includes an inverter 11 for inverting the sense amplifier signal sa, an inverter 12 for inverting the output buffer enable signal poe, the inverter 12, and the inverter. Noah gate 13 for summing the output signal of (11), and an inverter 14 for inverting the output signal of the noah gate 13 and applying it to the gate of the pull-up transistor 30.

상기 풀다운트랜지스터구동부(20)는 상기 출력버퍼인에이블신호(poe) 및 상기 인버터(12)에 의하여 반전된 센스앰프신호(sa)를 낸드연산하는 낸드게이트(21)와, 그 낸드게이트(21)의 출력신호를 반전시켜 노드(ND1)를 통하여 상기 풀다운트랜지스터(40)의 게이트에 인가하는 인버터(22)로 구성된다.The pull-down transistor driver 20 includes a NAND gate 21 for NAND operation of the output buffer enable signal poe and the sense amplifier signal sa inverted by the inverter 12, and the NAND gate 21. And an inverter 22 which inverts the output signal of and applies it to the gate of the pull-down transistor 40 through the node ND1.

상기 바이패스회로(50)는 전원전압(Vcc)단자와 공통 연결된 소스 및 게이트 그리고 상기 데이터버스(Dout1)와 연결된 드레인으로 이루어진 PMOS트랜지스터(51)와, 그라운드전압(Vss)단자와 공통 연결된 소스 및 게이트 그리고 상기 데이터버스(Dout1)와 연결된 드레인으로 이루어진 NMOS트랜지스터(52)와, 인접한 다음 출력버퍼 유니트와 연결되는 저항(R1)과, 일측이 그라운드전압(Vss)단자와 각각 연결되고 그 타측이 상기 데이터버스(Dout1)와 각각 연결된 저항(R2) 및 캐패시터(C)로 구성된다.The bypass circuit 50 includes a PMOS transistor 51 having a source and a gate commonly connected to a power supply voltage Vcc terminal and a drain connected to the data bus Dout1, a source commonly connected to a ground voltage Vss terminal, An NMOS transistor 52 having a gate and a drain connected to the data bus Dout1, a resistor R1 connected to the next adjacent output buffer unit, and one side of the NMOS transistor 52 connected to the next output buffer unit, and one side of the NMOS transistor 52 connected to the next output buffer unit. It is composed of a resistor (R2) and a capacitor (C) connected to the data bus (Dout1), respectively.

이와 같이 구성되는 종래의 출력버퍼의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings the operation of the conventional output buffer is configured as follows.

먼저, 메모리셀에 저장된 로우레벨의 데이터가 독취되어 출력될 경우에 관하여 설명한다.First, a case where low-level data stored in a memory cell is read and output is described.

메모리셀로부터 데이터를 읽을 경우 출력버퍼가 인에이블되도록 하이레벨의 출력버퍼인에이블신호(poe)가 풀업트랜지스터구동부(10)에 인가되고, 이때 메모리셀로부터 로우레벨의 데이터는 비트라인(미도시)을 거쳐 센스앰프에 인가되어 증폭된후 센스앰프신호(sa)로서 풀업트랜지스터구동부(10)에 입력된다. .When reading data from the memory cell, a high level output buffer enable signal poe is applied to the pull-up transistor driver 10 so that the output buffer is enabled. At this time, the low level data from the memory cell is a bit line (not shown). The signal is applied to the sense amplifier through the amplified signal, and then amplified and input to the pull-up transistor driver 10 as the sense amplifier signal sa. .

그러므로 풀업트랜지스터구동부(10)의 인버터(11)는 로우레벨의 센스앰프신호(sa)를 반전시키고, 인버터(12)는 하이레벨의 출력버퍼인에이블신호(poe)를 반전시킨다. 이에 따라 노아게이트(13)는 인버터(11)로부터의 하이레벨신호 및 인버터(12)로부터의 로우레벨신호를 노아연산하여 로우레벨의 신호를 인버터(14)에 인가하고, 인버터(14)는 하이레벨의 신호를 풀업트랜지스터(30)의 게이트에 인가한다.따라서 풀업트랜지스터(30)는 턴오프된다.Therefore, the inverter 11 of the pull-up transistor driver 10 inverts the low level sense amplifier signal sa, and the inverter 12 inverts the high level output buffer enable signal poe. Accordingly, the NOA gate 13 performs a NO operation on the high level signal from the inverter 11 and the low level signal from the inverter 12 to apply a low level signal to the inverter 14, and the inverter 14 is connected to the high level. The level signal is applied to the gate of the pull-up transistor 30. Thus, the pull-up transistor 30 is turned off.

이때, 풀다운트랜지스터구동부(20)의 낸드게이트(21)는 하이레벨의 센스앰프신호(sa) 및 하이레벨의 출력버퍼인에이블신호(poe)를 낸드연산하여 로우레벨의 신호를 인버터(22)에 인하가고, 이에 따라 인버터(22)는 하이레벨의 신호를 풀다운트랜지스터(40)의 게이트에 인가함으로써, 풀다운트랜지스터(40)를 턴온시킨다.At this time, the NAND gate 21 of the pull-down transistor driver 20 performs a NAND operation on the high level sense amplifier signal sa and the high level output buffer enable signal poe to transmit a low level signal to the inverter 22. As a result, the inverter 22 turns on the pull-down transistor 40 by applying a high level signal to the gate of the pull-down transistor 40.

결과적으로, 그라운드전압(Vss) 레벨의 데이타가 바이패스회로(50)를 거쳐 데이터버스(Dout1)에 실리게 된다.As a result, data of the ground voltage Vss level is loaded on the data bus Dout1 via the bypass circuit 50.

한편, 메모리셀에 저장된 하이레벨의 데이터가 독취되어 출력될 경우에는, 하이레벨의 센스앰프신호(sa) 및 출력버퍼인에이블신호(poe)가 풀업트랜지스터구동부(10)에 인가된다. 이에 따라, 풀업트랜지스터(30)의 게이트에는 로우레벨의 신호가 인가되어 풀업트랜지스터(30)는 턴온된다. 이때, 풀다운트랜지스터구동부(20)에는 로우레벨의 센스앰프신호(sa) 및 하이레벨의 출력버퍼인에이블신호(poe)가 인가되어 노드(ND1)의 전위는 로우레벨이 되고, 이에 따라 풀다운트랜지스터(40)는 턴오프된다.On the other hand, when the high level data stored in the memory cell is read and outputted, the high level sense amplifier signal sa and the output buffer enable signal poe are applied to the pull-up transistor driver 10. Accordingly, a low level signal is applied to the gate of the pull-up transistor 30 so that the pull-up transistor 30 is turned on. At this time, a low level sense amplifier signal sa and a high level output buffer enable signal poe are applied to the pull-down transistor driver 20 so that the potential of the node ND1 becomes low level. 40) is turned off.

결과적으로, 전원전압(Vcc) 레벨의 데이타가 바이패스회로(50)를 거쳐 데이터버스(Dout1)에 실리게 된다.As a result, data of the power supply voltage Vcc level is loaded on the data bus Dout1 via the bypass circuit 50.

그런데, 풀다운트랜지스터(40)를 턴온시켜주는 신호의 레벨은 전원전압(Vcc) 레벨이고, 이때 큰 사이즈의 풀다운트랜지스터(40)가 동작하면서 보다 큰 피크전류가 흐르게 된다.By the way, the level of the signal for turning on the pull-down transistor 40 is the power supply voltage (Vcc) level, a larger peak current flows while the large pull-down transistor 40 is operating.

즉, 풀다운트랜지스터(40)를 구동시키는 신호는 도 3의 전압신호(V1)이고, 그 전압신호(V1)의 기울기인 풀다운트랜지스터(40)의 사이즈가 크기 때문에, 풀다운트랜지스터(40)에는 도 4의 전류신호(I1)의 파형처럼 비교적 큰 피크전류가 흐르게 된다.That is, since the signal for driving the pull-down transistor 40 is the voltage signal V1 of FIG. 3 and the size of the pull-down transistor 40 which is the slope of the voltage signal V1 is large, the pull-down transistor 40 has a size of FIG. 4. A relatively large peak current flows as in the waveform of the current signal I1.

이와 같이 큰 피크전류가 발생되면 노이즈의 영향을 받기 쉬워 전원전압의 하이레벨(Vih)가 흔들리게 되고, 이에따라 메모리 디바이스가 고전위의 전원전압(Vcc)에 의하여 동작하는 경우에 오동작이 발생될 수 있다.When such a large peak current is generated, it is susceptible to noise, and the high level (Vih) of the power supply voltage is shaken. Accordingly, a malfunction may occur when the memory device is operated by the high potential power supply voltage (Vcc). have.

상기와 같은 종래의 문제점을 해결하기 위하여, 본 발명은 출력버퍼에 구비된 풀다운트랜지스터를 구동시키는 위한 신호의 특성을 전원전압의 레벨에 따라 조절할 수 있도록 함으로써, 그 풀다운트랜지스터의 턴온시 발생되는 피크전류의 크기를 감소시켜 전원전압의 레벨이 보다 안정적으로 유지되도록 한 반도체메모리장치의 출력버퍼를 제공함을 목적으로 한다.In order to solve the conventional problems as described above, the present invention by adjusting the characteristics of the signal for driving the pull-down transistor provided in the output buffer according to the level of the power supply voltage, the peak current generated when the pull-down transistor is turned on An object of the present invention is to provide an output buffer of a semiconductor memory device in which the size of the power source is reduced to maintain the power supply voltage more stably.

도 1은 종래의 반도체메모리장치에 구비되는 출력버퍼의 회로도.1 is a circuit diagram of an output buffer provided in a conventional semiconductor memory device.

도 2는 본 발명에 따른 반도체메모리장치의 출력버퍼의 회로도.2 is a circuit diagram of an output buffer of a semiconductor memory device according to the present invention.

도 3은 도 1 및 도 2의 풀다운트랜지스터를 턴온시키기 위한 전압신호의 파형도.3 is a waveform diagram of a voltage signal for turning on the pull-down transistors of FIGS. 1 and 2;

도 4는 도 1 및 도 2의 풀다운트랜지스터가 턴온될 때 발생되는 피크전류신호의 파형도.4 is a waveform diagram of a peak current signal generated when the pull-down transistors of FIGS. 1 and 2 are turned on.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10:풀업트랜지스터구동부 20,70:풀다운트랜지스터구동부10: pull-up transistor driver 20, 70: pull-down transistor driver

30:풀업트랜지스터 40:풀다운트랜지스터30: pull-up transistor 40: pull-down transistor

50:바이패스회로 60:전원전압레벨감지부50: bypass circuit 60: power supply voltage level detection unit

ND1,ND2:공통노드 sa:센스앰프신호ND1, ND2: Common node sa: Sense amplifier signal

poe:출력버퍼인에이블신호 csbb:칩선택신호poe: Output buffer enable signal csbb: Chip select signal

P1,P2,P3:PMOS트랜지스터 N1,N2:NMOS트랜지스터P1, P2, P3: PMOS transistor N1, N2: NMOS transistor

aa:제1레벨감지신호 bb:제2레벨감지신호aa: first level detection signal bb: second level detection signal

상기의 목적을 달성하기 위한 본 발명은 센스앰프신호 및 출력버퍼인에이블신호를 논리조합하여 게이트구동신호를 발생하는 풀업트랜지스터구동부, 반전된 상기 센스앰프신호 및 상기 출력버퍼인에이블신호를 논리조합하여 게이트구동신호를 발생하는 풀다운트랜지스터구동부, 상기 풀업트랜지스터구동부로부터 인가된 게이트구동신호에 의하여 구동되는 풀업트랜지스터, 상기 풀다운트랜지스터구동부로부터 인가된 게이트구동신호에 의하여 구동되는 풀다운트랜지스터, 그리고 상기 풀업트랜지스터 및 풀다운트랜지스터의 드레인과 연결된 바이패스회로를 구비한 반도체메모리장치의 출력버퍼에 있어서, 상기 전원전압의 레벨를 감지하여 제1 및 제2레벨감지신호를 상기 풀다운트랜지스터구동부에 인가하는 전원전압레벨감지부;를 더 구비하고, 상기 풀다운트랜지스터구동부는 상기 전원전압레벨감지부로부터 인가된 제1 및 제2레벨감지신호에 따라 서로 다른 기울기를 갖는 신호를 상기 풀다운트랜지스터의 게이트에 인가하는 것을 특징으로 한다.According to the present invention, a pull-up transistor driver for generating a gate driving signal by logically combining a sense amplifier signal and an output buffer enable signal, and logically combining the inverted sense amplifier signal and the output buffer enable signal. A pull-down transistor driver for generating a gate drive signal, a pull-up transistor driven by a gate drive signal applied from the pull-up transistor driver, a pull-down transistor driven by a gate drive signal applied from the pull-down transistor driver, and the pull-up transistor and pull-down An output buffer of a semiconductor memory device having a bypass circuit connected to a drain of a transistor, the output buffer comprising: a power supply voltage level sensing unit for sensing a level of the power supply voltage and applying first and second level sensing signals to the pull-down transistor driver; More equipped The pull-down transistor driver may apply a signal having a different slope to the gate of the pull-down transistor according to the first and second level detection signals applied from the power supply voltage level detector.

이하, 본 발명의 실시예를 첨부 도면을 참조하여 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.

본 발명에 따른 반도체메모리장치의 출력버퍼는 도 2에 도시된 바와 같이, 센스앰프신호(sa) 및 출력버퍼인에이블신호(poe)를 논리조합하여 게이트구동신호를 발생하는 풀업트랜지스터구동부(10)와; 전원전압(Vcc)의 레벨에 따른 제1 및 제2레벨감지신호(aa),(bb)를 발생하는 전원전압레벨감지부(60)와; 상기 센스앰프신호(sa) 및 상기 출력버퍼인에이블신호(poe)를 논리조합하여, 상기 전원전압레벨감지부(60)로부터 인가된 제1 및 제2레벨감지신호(aa),(bb)에 따라 서로 다른 기울기를 갖는 게이트구동신호를 발생하는 풀다운트랜지스터구동부(70);를 구비한다.As shown in FIG. 2, the output buffer of the semiconductor memory device according to the present invention generates a gate driving signal by logically combining the sense amplifier signal sa and the output buffer enable signal poe. Wow; A power supply voltage level detection unit 60 for generating first and second level detection signals aa and bb according to the level of the power supply voltage Vcc; The sense amplifier signal sa and the output buffer enable signal poe are logically combined to provide the first and second level detection signals aa and bb applied from the power supply voltage level detection unit 60. And a pull-down transistor driver 70 for generating gate driving signals having different inclinations.

또한 본 발명에 따른 반도체메모리장치의 출력버퍼는 상기 풀업트랜지스터구동부(10)로부터 인가된 게이트신호에 의하여 턴온되어, 전원전압(Vcc) 레벨로 풀업된 데이터신호를 발생시키는 풀업트랜지스터(30)와; 그 풀업트랜지스터(30)와 직렬연결되고, 상기 풀다운트랜지스터구동부(70)로부터 인가된 게이트신호에 의하여 턴온되어 그라운드전압(Vss)의 레벨로 풀다운된 데이터신호를 발생시키는 풀다운트랜지스터(40)와; 데이터버스(Dout2)에 인가되는 데이터신호의 레벨(Vcc),(Vss)이 노이즈 등에 의하여 흔들리지 않도록 하기 위한 바이패스회로(50);를 구비한다.In addition, the output buffer of the semiconductor memory device according to the present invention includes a pull-up transistor 30 which is turned on by a gate signal applied from the pull-up transistor driver 10 to generate a data signal pulled up to a power supply voltage (Vcc) level; A pull-down transistor (40) connected in series with the pull-up transistor (30) and turned on by a gate signal applied from the pull-down transistor driver (70) to generate a data signal pulled down to a level of ground voltage (Vss); And a bypass circuit 50 for preventing the levels Vcc, Vss of the data signal applied to the data bus Dout2 from being shaken by noise or the like.

상기 풀업트랜지스터구동부(10) 및 상기 바이패스회로(50)는 도 1에 도시된 종래의 것과 동일하게 구성된다.The pull-up transistor driver 10 and the bypass circuit 50 are configured in the same manner as the conventional one shown in FIG.

상기 전원전압레벨감지부(60)는 칩선택신호(csbb)에 의하여 턴온되는 PMOS트랜지스터(61)와; 그 PMOS트랜지스터(61)와 직렬연결되고 게이트 및 드레인이 저항(R3)을 통하여 그라운드전압(Vss)단자와 연결된 PMOS트랜지스터(62)와; 그 PMOS트랜지스터(61) 및 상기 PMOS트랜지스터(62)를 통하여 인가된 전원전압(Vcc)신호를 순차적으로 반전시켜 제1레벨감지신호(aa)를 발생시키는 인버터(63),(64),(65)와; 그 인버터(65)의 출력신호를 반전시켜 제2레벨감지신호(bb)를 발생시키는 인버터(66);로 구성된다.The power supply voltage level detecting unit 60 includes a PMOS transistor 61 turned on by a chip select signal csbb; A PMOS transistor 62 connected in series with the PMOS transistor 61 and having a gate and a drain connected to the ground voltage Vss terminal through a resistor R3; Inverters 63, 64, and 65 for generating the first level detection signal aa by sequentially inverting the power supply voltage Vcc signal applied through the PMOS transistor 61 and the PMOS transistor 62. )Wow; And an inverter 66 which inverts the output signal of the inverter 65 to generate the second level detection signal bb.

상기 풀다운트랜지스터구동부(70)는 반전된 상기 센스앰프신호(sa) 및 상기 출력버퍼인에이블신호(poe)를 낸드연산하는 낸드게이트(71)와; 그 낸드게이트(71)의 출력신호에 의하여 각각 구동되는 제1 및 제2PMOS트랜지스터(P1),(P2)와; 상기 제1레벨감지신호(aa)에 의하여 구동되고, 드레인이 상기 제1PMOS트랜지스터(P1)의 드레인과 연결된 제1NMOS트랜지스터(N1)와; 상기 제2레벨감지신호(bb)에 의하여 구동되고, 드레인이 상기 제1PMOS트랜지스터(P1)의 드레인과 연결된 제3PMOS트랜지스터(P3)와; 상기 낸드게이트(71)의 출력신호에 의하여 구동되고 드레인이 상기 제1NMOS트랜지스터(N1), 상기 제2 및 제3PMOS트랜지스터(P2),(P3)의 드레인과 공통연결된 제2NMOS트랜지스터(N2);로 구성된다.The pull-down transistor driver 70 includes a NAND gate 71 for NAND-operating the inverted sense amplifier signal sa and the output buffer enable signal poe; First and second PMOS transistors P1 and P2 respectively driven by an output signal of the NAND gate 71; A first NMOS transistor (N1) driven by the first level detection signal (aa) and having a drain connected to the drain of the first PMOS transistor (P1); A third PMOS transistor (P3) driven by the second level detection signal (bb) and having a drain connected to the drain of the first PMOS transistor (P1); A second NMOS transistor N2 driven by an output signal of the NAND gate 71 and having a drain connected in common with drains of the first NMOS transistor N1, the second and third PMOS transistors P2, and P3; It is composed.

상기 상기 제1NMOS트랜지스터(N1), 상기 제2 및 제3PMOS트랜지스터(P2),(P3)의 드레인은 공통노드(ND2)를 통하여 상기 풀다운트랜지스터(40)의 게이트에 연결된다.Drains of the first NMOS transistor N1, the second and third PMOS transistors P2, and P3 are connected to the gate of the pull-down transistor 40 through a common node ND2.

또한 상기 풀업트랜지스터(30) 및 상기 풀다운트랜지스터(40)의 드레인은 데이터버스(Dout2)에 공통연결된다.In addition, the drains of the pull-up transistor 30 and the pull-down transistor 40 are commonly connected to the data bus Dout2.

또한 상기 제1 및 제2PMOS트랜지스터(P1),(P2)의 크기의 합은 도 1의 풀다운트랜지스터구동부(20)에 구비된 인버터(22)의 크기와 같도록 미리 조정된다.In addition, the sum of the sizes of the first and second PMOS transistors P1 and P2 is preset to be equal to the size of the inverter 22 provided in the pull-down transistor driver 20 of FIG. 1.

이와 같이 구성되는 본 발명에 따른 반도체메모리장치의 출력버퍼의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.The operation of the output buffer of the semiconductor memory device according to the present invention configured as described above will be described in detail with reference to the accompanying drawings.

먼저, 풀업트랜지스터(30)는 전술한 바와 같은 과정에 따라 구동되고, 전원전압레벨감지부(60)의 PMOS트랜지스터(61)는 로우레벨의 칩선택신호(csbb)에 의하여 턴온되어 전원전압(Vcc)신호를 PMOS트랜지스터(62)를 거쳐 인버터(63)에 인가한다.First, the pull-up transistor 30 is driven according to the above-described process, and the PMOS transistor 61 of the power supply voltage level detecting unit 60 is turned on by the low level chip select signal csbb and thus the power supply voltage Vcc. Signal is applied to the inverter 63 via the PMOS transistor 62.

그러므로, 전원전압(Vcc)이 로우레벨이고, 센스앰프신호(sa)가 로우레벨 그리고 출력버퍼인에이블신호(poe)는 하이레벨일 경우, 전압레벨감지부(60)는 하이레벨의 제1레벨감지신호(aa) 및 로우레벨의 제2레벨감지신호(bb)를 풀다운트랜지스터구동부(70)에 인가한다. 이때, 풀다운트랜지스터구동부(70)의 낸드게이트는 로우레벨의 신호를 출력하게 되고, 이에 따라 제1 내지 제3PMOS트랜지스터(P1),(P2),(P3) 및 제1NMOS트랜지스터(N1)가 턴온된다. 그리고 제2NMOS트랜지스터(N2)는 턴오프된다.Therefore, when the power supply voltage Vcc is at the low level, the sense amplifier signal sa is at the low level, and the output buffer enable signal poe is at the high level, the voltage level detection unit 60 is the first level of the high level. The detection signal aa and the low level second level detection signal bb are applied to the pull-down transistor driver 70. At this time, the NAND gate of the pull-down transistor driver 70 outputs a low level signal, and thus the first to third PMOS transistors P1, P2, P3, and the first NMOS transistor N1 are turned on. . The second NMOS transistor N2 is turned off.

그러므로 전원전압(Vcc)이 로우레벨일 경우에는 제1 및 제2PMOS트랜지스터(P1),(P2)와 공통노드(ND2)를 통하여 인가되는 전원전압신호에 의하여 풀다운트랜지스터(40)가 구동되어, 그라운드전압(Vss) 레벨의 데이타가 바이패스회로(50)를 거쳐 데이터버스(Dout2)에 실리게 된다.Therefore, when the power supply voltage Vcc is at a low level, the pull-down transistor 40 is driven by a power supply voltage signal applied through the first and second PMOS transistors P1 and P2 and the common node ND2, thereby grounding. Data of the voltage Vss level is loaded on the data bus Dout2 via the bypass circuit 50.

한편, 전원전압(Vcc)이 하이레벨이고, 센스앰프신호(sa)가 로우레벨 그리고 출력버퍼인에이블신호(poe)는 하이레벨일 경우, 전압레벨감지부(60)는 로우레벨의 제1레벨감지신호(aa) 및 하이레벨의 제2레벨감지신호(bb)를 풀다운트랜지스터구동부(70)에 인가한다. 이때, 풀다운트랜지스터구동부(70)의 낸드게이트는 로우레벨의 신호를 출력하게 되고, 이에 따라 제1 및 제2PMOS트랜지스터(P1),(P2)는 턴온되지만, 제1NMOS트랜지스터(N1) 및 제3PMOS트랜지스터(P3)는 턴오프된다.On the other hand, when the power supply voltage Vcc is at a high level, the sense amplifier signal sa is at a low level, and the output buffer enable signal poe is at a high level, the voltage level detecting unit 60 has a low level first level. The detection signal aa and the high level second level detection signal bb are applied to the pull-down transistor driver 70. At this time, the NAND gate of the pull-down transistor driver 70 outputs a low level signal. Accordingly, the first and second PMOS transistors P1 and P2 are turned on, but the first NMOS transistor N1 and the third PMOS transistor are turned on. P3 is turned off.

그러므로 전원전압(Vcc)이 하이레벨일 경우에는, 제1PMOS트랜지스터(P1)를 통하여 공통노드(ND2)에 인가되는 전원전압신호는 차단되고, 제2PMOS트랜지스터(P2)로부터의 전원전압 신호만이 공통노드(ND2)를 통하여 풀다운트랜지스터(40)의 게이트에 인가되어, 풀다운트랜지스터(40)가 구동되게 된다.Therefore, when the power supply voltage Vcc is at a high level, the power supply voltage signal applied to the common node ND2 through the first PMOS transistor P1 is cut off, and only the power supply voltage signal from the second PMOS transistor P2 is common. The pull-down transistor 40 is driven through the node ND2 through the gate of the pull-down transistor 40.

이와 같이 전원전압(Vcc)이 하이레벨일 경우에는, 도 3에서 보여진 바와 같이 풀다운트랜지스터(40)의 게이트에 인가되는 신호(V2)의 기울기가 상대적으로 완만해져서, 도 4에 도시된 바와 같이 풀다운트랜지스터(40)의 구동시 발생되는 피크전류(I2)도 감소하게 된다.When the power supply voltage Vcc is at the high level as described above, the slope of the signal V2 applied to the gate of the pull-down transistor 40 becomes relatively gentle as shown in FIG. 3, and as shown in FIG. The peak current I2 generated when the transistor 40 is driven is also reduced.

이상에서 살펴 본 바와 같이, 풀다운트랜지스터(40)를 구동시키는 위한 신호의 특성을 전원전압의 레벨에 따라 조절할 수 있도록 함으로써, 그 풀다운트랜지스터(40)의 턴온시 발생되는 피크전류의 크기를 감소시켜 전원전압의 레벨이 보다 안정적으로 유지되도록 하는 효과를 갖는다.As described above, the characteristics of the signal for driving the pull-down transistor 40 can be adjusted according to the level of the power supply voltage, thereby reducing the magnitude of the peak current generated when the pull-down transistor 40 is turned on. This has the effect of keeping the level of voltage more stable.

Claims (3)

센스앰프신호 및 출력버퍼인에이블신호를 논리조합하여 게이트구동신호를 발생하는 풀업트랜지스터구동부, 반전된 상기 센스앰프신호 및 상기 출력버퍼인에이블신호를 논리조합하여 게이트구동신호를 발생하는 풀다운트랜지스터구동부, 상기 풀업트랜지스터구동부로부터 인가된 게이트구동신호에 의하여 구동되는 풀업트랜지스터, 상기 풀다운트랜지스터구동부로부터 인가된 게이트구동신호에 의하여 구동되는 풀다운트랜지스터, 그리고 상기 풀업트랜지스터 및 풀다운트랜지스터의 드레인과 연결된 바이패스회로를 구비한 반도체메모리장치의 출력버퍼에 있어서,A pull-up transistor driver configured to logically combine a sense amplifier signal and an output buffer enable signal to generate a gate drive signal, a pull-down transistor driver to generate a gate drive signal by logically combining the inverted sense amplifier signal and the output buffer enable signal; A pull-up transistor driven by a gate drive signal applied from the pull-up transistor driver, a pull-down transistor driven by a gate drive signal applied from the pull-down transistor driver, and a bypass circuit connected to the drain of the pull-up transistor and the pull-down transistor In the output buffer of a semiconductor memory device, 상기 전원전압의 레벨를 감지하여 제1 및 제2레벨감지신호를 상기 풀다운트랜지스터구동부에 인가하는 전원전압레벨감지부;를 더 구비하고,And a power supply voltage level sensing unit for sensing a level of the power supply voltage and applying first and second level sensing signals to the pull-down transistor driver. 상기 풀다운트랜지스터구동부는 상기 전원전압레벨감지부로부터 인가된 제1 및 제2레벨감지신호에 따라 서로 다른 기울기를 갖는 신호를 상기 풀다운트랜지스터의 게이트에 인가하는 것을 특징으로 하는 반도체메모리장치의 출력버퍼.And the pull-down transistor driver applies a signal having a different slope to the gate of the pull-down transistor according to the first and second level sensing signals applied from the power supply voltage level sensing unit. 제1항에 있어서, 상기 전원전압레벨감지부는The method of claim 1, wherein the power supply voltage level detection unit 칩선택신호에 의하여 턴온되는 제1PMOS트랜지스터;A first PMOS transistor turned on by a chip select signal; 그 제1PMOS트랜지스터와 직렬연결되고 게이트 및 드레인이 저항을 통하여 그라운드전압단자와 연결된 제2PMOS트랜지스터;A second PMOS transistor connected in series with the first PMOS transistor and having a gate and a drain connected to the ground voltage terminal through a resistor; 그 제1 및 제2PMOS트랜지스터를 통하여 인가된 전원전압신호를 홀수번 반전시켜 상기 제1레벨감지신호를 발생시키는 복수의 인버터; 및A plurality of inverters generating the first level detection signal by inverting the power supply voltage signal applied through the first and second PMOS transistors an odd number of times; And 상기 제1 및 제2PMOS트랜지스터를 통하여 인가된 전원전압신호를 짝수번 반전시켜 제2레벨감지신호를 발생시키는 복수의 인버터;를 포함하여 구성되는 것을 특징으로 하는 반도체메모리장치의 출력버퍼.And a plurality of inverters for generating a second level detection signal by inverting the power voltage signals applied through the first and second PMOS transistors an even number of times. 제1항에 있어서, 상기 풀다운트랜지스터구동부는The method of claim 1, wherein the pull-down transistor driver 반전된 상기 센스앰프신호 및 상기 출력버퍼인에이블신호를 낸드연산하는 낸드게이트;A NAND gate NAND operation of the inverted sense amplifier signal and the output buffer enable signal; 그 낸드게이트의 출력신호에 의하여 각각 구동되는 제1 및 제2PMOS트랜지스터;First and second PMOS transistors respectively driven by an output signal of the NAND gate; 상기 제1레벨감지신호에 의하여 구동되고, 드레인이 상기 제1PMOS트랜지스터의 드레인과 연결된 제1NMOS트랜지스터;A first NMOS transistor driven by the first level sensing signal and having a drain connected to a drain of the first PMOS transistor; 상기 제2레벨감지신호에 의하여 구동되고, 드레인이 상기 제1PMOS트랜지스터의 드레인과 연결된 제3PMOS트랜지스터; 및A third PMOS transistor driven by the second level sensing signal and having a drain connected to the drain of the first PMOS transistor; And 상기 낸드게이트의 출력신호에 의하여 구동되고 드레인이 상기 제1NMOS트랜지스터와 상기 제2 및 제3PMOS트랜지스터의 드레인과 공통연결된 제2NMOS트랜지스터;를 포함하여 구성되는 것을 특징으로 하는 반도체메모리장치의 출력버퍼.And a second NMOS transistor driven by an output signal of the NAND gate and having a drain connected to the first NMOS transistor and the drains of the second and third PMOS transistors in common.
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