KR20000067559A - Bit line pull-up circuit for static random access memory - Google Patents
Bit line pull-up circuit for static random access memory Download PDFInfo
- Publication number
- KR20000067559A KR20000067559A KR1019990015467A KR19990015467A KR20000067559A KR 20000067559 A KR20000067559 A KR 20000067559A KR 1019990015467 A KR1019990015467 A KR 1019990015467A KR 19990015467 A KR19990015467 A KR 19990015467A KR 20000067559 A KR20000067559 A KR 20000067559A
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- power supply
- supply voltage
- power source
- source voltage
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
본 발명은 에스램의 비트 라인 풀업 회로에 관한 것으로, 특히 에스램의 비트라인 풀업 회로에 있어서 전원전압 레벨을 검출하여 고전원전압에서 풀업 모스 트랜지스터의 싸이즈를 최소화하여 셀로 흐르는 디씨 전류(DC Current)를 줄이도록 한 에스램의 비트 라인 풀업 회로에 관한 것이다.The present invention relates to a bit line pull-up circuit of an SRAM. In particular, in a bit line pull-up circuit of an S-RAM, a DC current flowing to a cell is detected by minimizing the size of a pull-up MOS transistor at a high power voltage by detecting a power supply voltage level. The bit line pull-up circuit of SRAM to reduce.
도 1은 종래 에스램의 코어 회로도로서, 이에 도시된 바와 같이 등화신호(EQ)에 의해 비트라인 페어(BL)()를 등화시키는 비트라인 풀업부(20)와; 워드라인 신호(WL)에 의해 상기 비트라인 페어(BL)()를 통해 인가되는 데이터를 저장하는 셀(10)로 구성되며, 상기 비트라인 풀업부(20)는 항시 턴온되어 상기 비트라인 페어(BL)()를 전원전압(VCC)으로 풀업시키는 디씨 등화부(22)와; 상기 등화신호(EQ)에 의해 비트라인 페어(BL)()를 등화시키는 에이씨 등화부(21)로 구성되며, 상기 셀(10)은 상기 워드라인 신호(WL)에 의해 도통제어되어 각각 비트라인(BL) 및 비트라인바()를 전달하는 엔모스 트랜지스터(NM1)(NM2)와; 피모스 및 엔모스 트랜지스터(PM2)(NM4)로 구성되어 상기 엔모스 트랜지스터(NM1)의 출력신호를 입력받아 반전하여 출력하는 제1 인버터와; 피모스 및 엔모스 트랜지스터(PM1)(NM3)로 상기 엔모스 트랜지스터(NM2)의 출력신호 및 상기 제1 인버터의 출력신호를 입력받아 반전하여 상기 제1 인버터의 입력단으로 출력하는 제2 인버터로 구성되며, 상기 에이씨 등화부(21)는 상기 등화신호(EQ)에 의해 도통제어되어 소오소의 전원전압(VCC)을 각각 드레인의 비트라인(BL) 및 비트라인바()로 출력하는 피모스 트랜지스터(PM5)(PM6)와; 상기 등화신호(EQ)에 의해 도통제어되어 상기 피모스 트랜지스터(PM5)(PM6)의 드레인을 연결하는 피모스 트랜지스터(PM7)로 구성되며, 상기 디씨 등화부(22)는 각각 게이트가 접지되어 소오스의 전원전압(VCC)을 각각 드레인의 비트라인(BL) 및 비트라인바()로 출력하는 피모스 트랜지스터(PM3)(PM4)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명한다.1 is a core circuit diagram of a conventional SRAM. As shown in FIG. A bit line pull-up unit 20 for equalizing (); The bit line pair BL (by a word line signal WL) And a cell 10 for storing data applied through the bit line pull-up unit 20. The bit line pull-up unit 20 is always turned on to form the bit line pair BL. DC equalizer 22 for pulling up the power supply voltage VCC; The bit line pair BL (by the equalization signal EQ) The equalizer 21 is configured to equalize (), and the cell 10 is electrically controlled by the word line signal WL, so that the bit line BL and the bit line bar are respectively controlled. NMOS transistor NM1 (NM2) for transmitting ()); A first inverter comprising an PMOS and an NMOS transistor PM2 (NM4), receiving an output signal of the NMOS transistor NM1, and inverting and outputting the output signal; PMOS and NMOS transistors PM1 and NM3 receive an output signal of the NMOS transistor NM2 and an output signal of the first inverter, and invert the output signal to an input terminal of the first inverter. The BC equalizer 21 is electrically controlled by the equalization signal EQ to control the source voltage VCC of the source and drain bit lines BL and bit line bars, respectively. PMOS transistors PM5 and PM6 which are outputted to the PMOS transistors; PMOS transistors PM7 connected to the drains of the PMOS transistors PM5 and PM6 by conduction control by the equalization signal EQ. The DC equalizers 22 are each gated and grounded. The power supply voltage VCC of the bit line BL and the bit line bar A PMOS transistor (PM3) (PM4) for outputting to the) is described in detail the operation process according to the prior art configured as described above.
우선, 비트 라인 풀업부(20)내 등화신호(EQ)에 의해 도통제어되는 피모스 트랜지스터(PM5∼PM7)로 구성된 에이씨 풀업부(21)는 새로운 싸이클이 시작될 때마다 인가되는 상기 저전위 등화신호(EQ)에 의해 도통되는 상기 피모스 트랜지스터(PM5∼PM7)에 상기 비트라인 페어(BL)()를 빠르게 프리차지하게 된다.First, the AC pull-up unit 21 composed of PMOS transistors PM5 to PM7 conductingly controlled by the equalization signal EQ in the bit line pull-up unit 20 is applied to the low potential equalization signal applied every time a new cycle is started. The bit line pair BL (to the PMOS transistors PM5 to PM7 conducted by (EQ) ( Precharge quickly.
그리고, 디씨 풀업부(22)는 읽기 모드에서 비트라인 페어(BL)()의 프리차지가 끝난 후, 워드라인(WL)이 인에이블되면, 셀(10)내 엔모스 트랜지스터(NM1)(NM2)가 턴온됨에 따라 상기 비트라인 페어(BL)()를 통해 데이터를 입력받아 저장하게 된다.In addition, the DC pull-up unit 22 may execute the bit line pair BL ( After the precharge is completed, when the word line WL is enabled, the bit line pair BL is turned on as the NMOS transistors NM1 and NM2 in the cell 10 are turned on. ) To receive and store data.
이때, 상기 비트 라인 페어(BL)()간에 전위차가 발생하게 되며, 상기 디씨 풀업부(22)내 게이트에 접지전압(VSS)을 인가받아 도통된 피모스 트랜지스터(PM3)(PM4)는 상기 비트라인 페어(BL)()간의 차이를 일정값이하로 제한하게 된다.At this time, the bit line pair BL ( And a potential difference occurs between the PMOS transistors PM3 and PM4 applied with the ground voltage VSS to the gate of the DC pull-up unit 22. ) To limit the difference between
그리고, 스태틱 상태(static state)에서 비트라인 페어(BL)()의 로우 노드 전위는 상기 디씨 풀업부(22)내 피모스 트랜지스터(PM3)(PM4)와 상기 셀(10) 내 억세스 트랜지스터인 엔모스 트랜지스터(NM1)(NM2) 및 제1,제2 인버터내 구동 모스 트랜지스터(PM1,NM3)(PM2,NM4)의 등가 저항비에 의해 결정되며, 이에 따라 상기 등가 저항값을 줄이기 위해서는 상기 디씨 풀업부(22)내 피모스 트랜지스터(PM3)(PM4)의 싸이즈를 크게 설정하게 된다.In the static state, the bit line pair BL ( The low node potentials of the transistors are PMOS transistors PM3 and PM4 in the pull-up unit 22, NMOS transistors NM1 and NM2 which are access transistors in the cell 10, and in the first and second inverters. It is determined by the equivalent resistance ratios of the driving MOS transistors PM1 and NM3 (PM2 and NM4). Accordingly, in order to reduce the equivalent resistance value, the size of the PMOS transistors PM3 and PM4 in the DC pull-up unit 22 is reduced. Will be set large.
또한, 상기 디씨 풀업부(22)는 해당 셀 블록이 선택되지 않은 상태이거나 칩이 스탠바이 모드에있을 때, 셀 등에 의한 누설을 보상하여 비트라인 페어(BL)()의 전압 레벨을 전원전압(VCC) 레벨로 유지하게 된다.In addition, when the corresponding cell block is not selected or the chip is in the standby mode, the DC pull-up unit 22 compensates for leakage caused by a cell or the like to compensate for the bit line pair BL ( ) Is maintained at the power supply voltage VCC level.
그리고, 상기 비트라인 풀업부(20)는 피모스 트랜지스터(PM3∼PM7)를 사용함에 따라 전원전압(VCC) 레벨에 상관없이 일정한 컨덕턴스(Conductance)를 유지하게 되고, 공급전압의 변화에 대해 상기 비트라인이 빨리 응답하므로 전원전압 범프(VCC Bump) 발생시 리드-아웃(Read-Out)특성, 즉, 인가되는 전력 변동에도 상기 셀(10)의 읽기 및 쓰기특성이 보장된다.In addition, the bit line pull-up unit 20 maintains a constant conductance regardless of the power supply voltage VCC level as PMOS transistors PM3 to PM7 are used. Since the line responds quickly, a read-out characteristic when a VCC bump occurs, that is, a read and write characteristic of the cell 10 is guaranteed even when a power fluctuation is applied.
그러나, 상기와 같은 종래 에스램에 있어서 고전원전압 동작시 비트라인 풀업부의 직류적으로 동작하는 피모스 트랜지스터 내의 전류가 증가되어 칩 동작 전류가 증가함으로써, 셀의 접지전압 레벨이 상승하여 노이즈 효과(noise effect)에 의해 노이즈가 발생되어 회로가 오동작하는 문제점이 있었다.However, in the conventional SRAM as described above, the current in the PMOS transistor operating in the direct current of the bit line pull-up part is increased during the high power voltage operation, thereby increasing the chip operating current, so that the ground voltage level of the cell is increased, resulting in a noise effect. There was a problem that the circuit is malfunctioning due to noise generated by the noise effect).
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 인가되는 전원전압의 레벨에 따라 고전원전압에서 싸이즈가 작은 풀업 피모스 트랜지스터를 구동시켜 고전원전압에서 셀로 흐르는 디씨 전류를 줄이도록 한 에스램의 비트 라인 풀업 회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and drives a pull-up PMOS transistor having a small size at a high power voltage according to the level of a power supply voltage applied to the DC current flowing into a cell at a high power voltage. Its purpose is to provide a bit line pull-up circuit for SRAM that has been reduced.
도 1은 종래 에스램의 코어 회로도.1 is a core circuit diagram of a conventional SRAM.
도 2는 본 발명을 적용한 에스램의 코어 회로도.2 is a core circuit diagram of an SRAM to which the present invention is applied.
도 3은 도 2의 각 부 입출력 전압 파형도.3 is a diagram illustrating waveforms of respective input and output voltages of FIG. 2;
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
100 : 비트라인 풀업부 110 : 에이씨 등화부100: bit line pull-up unit 110: AC equalizer
120 : 디씨 등화부 130 : 전원전압 검출부120: DC equalizer 130: power supply voltage detector
INV1 : 인버터 PM1 ∼ PM13 : 피모스 트랜지스터INV1: Inverter PM1 to PM13: PMOS transistor
NM1 ∼ NM4 : 엔모스 트랜지스터NM1 to NM4: NMOS transistor
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 전원전압의 레벨을 검출하여 저전원전압이면 고전위를 출력하는 전원전압 검출기와; 상기 전원전압 검출기의 출력신호를 반전하여 출력하는 인버터와; 상기 전원전압 검출기 및 인버터의 출력신호에 의해 전류량이 제어된 전원전압을 비트라인 페어로 출력하는 디씨 등화부와; 등화신호를 입력받아 상기 비트라인 페어를 전원전압으로 등화시키는 에이씨 등화부로 구성하여 된 것을 특징으로 한다.The configuration of the present invention for achieving the above object is a power supply voltage detector for detecting the level of the power supply voltage and outputs a high potential if the low power supply voltage; An inverter for inverting and outputting an output signal of the power supply voltage detector; A DC equalizer for outputting a power supply voltage whose current amount is controlled by the output signal of the power supply voltage detector and the inverter as a bit line pair; And an equalization unit configured to receive an equalization signal and equalize the bit line pair with a power supply voltage.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.
도 2는 본 발명을 적용한 에스램의 코어 회로도로서, 이에 도시한 바와 같이 전원전압(VCC)의 레벨을 검출하여 저전원전압이면 고전위를 출력하는 전원전압 검출기(130)와; 상기 전원전압 검출기(130)의 출력신호를 반전하여 출력하는 인버터(INV1)와; 등화 신호(EQ)에 의해 비트라인 페어(BL)()를 등화시킴과 아울러 상기 전원전압 검출기(130)의 출력신호에 따라 상기 비트라인 페어(BL)()를 전류량이 제어된 전원전압(VCC)으로 풀업시키는 비트라인 풀업부(100)와; 워드라인 신호(WL)에 의해 비트라인 페어(BL)()를 통해 인가되는 데이터를 저장하는 셀(10)로 구성하며, 상기 비트라인 풀업부(100)는 상기 전원전압 검출기(130) 및 인버터(INV1)에 의해 전류량이 제어된 전원전압(VCC)을 비트라인 페어(BL)()로 출력하는 디씨 등화부(120)와; 상기 등화신호(EQ)를 입력받아 상기 비트라인 페어(BL)()를 전원전압(VCC)으로 등화시키는 에이씨 등화부(110)로 구성하며, 상기 디씨 등화부(120)는 동작 전류량을 최소화하기 위하여 작은 싸이즈로 설계하여 각각 접지전압(VSS)에 의해 도통되어 소오스의 전원전압(VCC)을 드레인으로 출력하는 피모스 트랜지스터(PM3)(PM6)와; 등가 저항비를 최소화하기 위하여 큰 싸이즈로 설계하여 각각 접지전압(VSS)에 의해 도통되어 소오스의 전원전압(VCC)을 드레인으로 출력하는 피모스 트랜지스터(PM4)(PM5)와; 상기 전원전압 검출기(130)의 출력신호에 의해 도통제어되어 각각 소오스의 상기 피모스 트랜지스터(PM3)(PM6)에서 출력되는 전원전압(VCC)을 드레인의 비트라인(BL) 및 비트라인바()로 출력하는 피모스 트랜지스터(PM7)(PM10)와; 인버터(INV1)의 출력신호에 의해 도통제어되어 각각 소오소의 상기 피모스 트랜지스터(PM4)(PM5)에서 출력되는 전원전압(VCC)을 드레인의 상기 비트라인(BL) 및 비트라인바()로 출력하는 피모스 트랜지스터(PM8)(PM9)로 구성하며, 상기 셀(10) 및 에이씨 등화부(110)는 종래 도 1과 동일하게 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 3을 참조하여 상세히 설명한다.2 is a core circuit diagram of an SRAM to which the present invention is applied, and a power supply voltage detector 130 for detecting a level of the power supply voltage VCC and outputting a high potential when the power supply voltage VCC is low; An inverter INV1 for inverting and outputting the output signal of the power supply voltage detector 130; The bit line pair BL (by the equalization signal EQ) Equalize) and the bit line pair BL according to an output signal of the power supply voltage detector 130. A bit line pull-up unit (100) for pulling up the current amount to the controlled power supply voltage (VCC); The bit line pair BL is formed by the word line signal WL. And a cell 10 for storing the data applied through the cell 10, and the bit line pull-up unit 100 supplies a power supply voltage VCC whose current amount is controlled by the power supply voltage detector 130 and the inverter INV1. Bitline Pair (BL) ( DC equalizer 120 for outputting; The bit line pair BL receives the equalization signal EQ. ) Is configured as an AC equalizing unit 110 to equalize the power supply voltage (VCC), and the DC equalizing unit 120 is designed with a small size in order to minimize the amount of operating current, and is connected to each other by a ground voltage (VSS). A PMOS transistor PM3 and PM6 for outputting a power supply voltage VCC of the drain; PMOS transistors PM4 and PM5 each designed to have a large size in order to minimize the equivalent resistance ratio and being conducted by the ground voltage VSS and outputting the source voltage VCC as a drain; The conductive voltage is controlled by the output signal of the power supply voltage detector 130 to respectively output the power supply voltage VCC output from the PMOS transistors PM3 and PM6 of the source bit line BL and the bit line bar. PMOS transistor (PM7) (PM10) to output to; The power supply voltage VCC is electrically controlled by the output signal of the inverter INV1 and output from the PMOS transistors PM4 and PM5 of the source element, respectively. PMOS transistor (PM8) (PM9) to output to the cell 10 and the BC equalizer 110 is configured in the same manner as in Figure 1, attached to the operation process according to the present invention configured as described above This will be described in detail with reference to FIG. 3.
우선, 외부에서 어드레스(ADD)가 도 3의 (a)와 같이 인가되면, 이에 도 3의 (b)와 같은 등화 신호(EQ)를 인가받는 비트라인 풀업부(100)내 에이씨 등화부(110)는 상기 등화신호(EQ)가 도 3의 구간 (가)와 같이 저전위인 구간에서 피모스 트랜지스터(PM11∼PM13)가 턴온되어 비트라인 페어(BL)()를 전원전압(VCC)으로 프리차지 및 등화시킨다.First, when the address ADD is externally applied as shown in FIG. 3A, the BC equalizer 110 in the bit line pull-up unit 100 receives an equalization signal EQ as shown in FIG. 3B. The PMOS transistors PM11 to PM13 are turned on in the section where the equalization signal EQ has a low potential as shown in the section (A) of FIG. 3 to turn on the bit line pair BL ( ) Is precharged and equalized to the power supply voltage VCC.
그리고, 상기 도 3의 구간(나)와 같이 상기 등화신호(EQ)가 고전위가 되며, 워드라인(WL)이 고전위로 도 3의 (c)와 같이 인가되면, 셀(10) 내 억세스 트랜지스터인 엔모스 트랜지스터(NM1)(NM2)가 턴온되어 상기 도 3의 (d)와 같은 비트라인 페어(BL)()의 전압을 입력받아 저장한다.When the equalization signal EQ becomes high potential as shown in the section (b) of FIG. 3 and the word line WL is applied at high potential as shown in (c) of FIG. 3, the access transistor in the cell 10. The IN NMOS transistors NM1 and NM2 are turned on so that the bit line pair BL as shown in FIG. Input and save the voltage of).
이때, 상기 비트라인 페어(BL)()를 항시 풀업시키는 디씨 풀업부(120)는 전원전압 검출기(130)에서 검출한 전원전압(VCC) 레벨, 즉, 고전원전압과 저전원전압에 따라 전류량이 서로 다른 전원전압(VCC)을 상기 비트라인 페어(BL)()로 공급한다.At this time, the bit line pair BL ( The pull-up unit 120 always pulls up the power supply voltage VCC with different amounts of current according to the power supply voltage VCC level detected by the power supply voltage detector 130, that is, the high power supply voltage and the low power supply voltage. Bitline Pair (BL) ( ).
즉, 인가되는 전원전압(VC)이 고전원전압이면, 상기 전원전압 검출기(130)는 저전위를 출력하고, 이를 반전한 인버터(INV1)는 고전위를 출력하므로, 상기 디씨 등화부(120)내 피모스 트랜지스터(PM7)(PM10)는 턴온되나 피모스 트랜지스터(PM8)(PM9)가 턴오프됨에 따라 게이트에 접지전압(VSS)을 인가받아 턴온된 동작 전류량을 최소화하기 위하여 작은 싸이즈로 설계된 피모스 트랜지스터(PM3)(PM6)를 통해 인가되는 전원전압(VCC)을 상기 비트라인 페어(BL)()로 출력하여 상기 셀(10)로 흐르는 전류량이 최소화시킨다.That is, when the applied power supply voltage VC is a high power supply voltage, the power supply voltage detector 130 outputs a low potential, and the inverter INV1 that inverts the outputs a high potential and thus the DC equalizer 120. The PMOS transistors PM7 and PM10 are turned on, but the PMOS transistors PM8 and PM9 are turned off so that the ground voltage VSS is applied to the gate to minimize the amount of operating current turned on. A power supply voltage VCC applied through a MOS transistor PM3 and PM6 is connected to the bit line pair BL. ) To minimize the amount of current flowing into the cell 10.
반면에, 상기 전원전압(VCC)이 고전원전압이면, 상기 전원전압 검출기(130)에서 고전위를 출력함에 따라 이를 반전한 상기 인버터(INV1)는 저전위를 출력하고, 이에 상기 디씨 등화부(120)내 피모스 트랜지스터(PM7)(PM10)는 턴오프되나 피모스 트랜지스터(PM8)(PM9)가 턴온됨에 따라 등가 저항비를 최소화하기 위하여 큰 싸이즈로 설계된 피모스 트랜지스터(PM4)(PM5)를 통해 인가되는 전원전압(VCC)을 상기 비트라인 페어(BL)()로 출력한다.On the other hand, if the power supply voltage VCC is a high power supply voltage, the inverter INV1 which inverts the high power supply by outputting the high potential from the power supply voltage detector 130 outputs a low potential, thereby the DC equalizer ( PMOS transistors PM7 and PM10 in 120 are turned off, but PMOS transistors PM4 and PM5 designed to have a large size to minimize the equivalent resistance ratio as PMOS transistors PM8 and PM9 are turned on. The power line voltage VCC applied through the bit line pair BL )
그리고, 구간 도 3의 (다)와 같이 상기 등화신호(EQ)가 저전위로 인가되면, 상기 에이씨 등화부(110)는 상기 비트라인 페어(BL)()를 빠르게 프리차지 및 등화시킨다.In addition, when the equalization signal EQ is applied at a low potential as shown in (c) of FIG. 3, the BC equalizer 110 performs the bit line pair BL ( Precharge and equalize quickly.
상기에서 상세히 설명한 바와 같이, 본 발명은 전원전압의 레벨을 검출하여 상기 전원전압의 레벨에 따라 셀로 유입되는 디씨 전류량을 제어함으로써, 고전원전압시 상기 디씨 전류량을 최소화하여 노이즈 발생 및 회로의 오동작을 방지하는 효과가 있다.As described in detail above, the present invention detects the level of the power supply voltage and controls the amount of DC current flowing into the cell according to the level of the power supply voltage, thereby minimizing the amount of DC current at high power voltages to prevent noise generation and malfunction of the circuit. It is effective to prevent.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990015467A KR20000067559A (en) | 1999-04-29 | 1999-04-29 | Bit line pull-up circuit for static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990015467A KR20000067559A (en) | 1999-04-29 | 1999-04-29 | Bit line pull-up circuit for static random access memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000067559A true KR20000067559A (en) | 2000-11-25 |
Family
ID=19582966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990015467A KR20000067559A (en) | 1999-04-29 | 1999-04-29 | Bit line pull-up circuit for static random access memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000067559A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370164B1 (en) * | 2000-12-20 | 2003-01-30 | 주식회사 하이닉스반도체 | Pull-up Scheme Compensable Leakage Current in Bit Lines |
-
1999
- 1999-04-29 KR KR1019990015467A patent/KR20000067559A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370164B1 (en) * | 2000-12-20 | 2003-01-30 | 주식회사 하이닉스반도체 | Pull-up Scheme Compensable Leakage Current in Bit Lines |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100236815B1 (en) | Semiconductor integrated circuit device having internal power supply circuit capable of stably maintaining output level against load fluctuation | |
| US5357468A (en) | Semiconductor memory device | |
| EP0994486B1 (en) | Semiconductor memory device | |
| US5883846A (en) | Latch type sense amplifier having a negative feedback device | |
| JPH0917183A (en) | Semiconductor storage | |
| EP0470742A2 (en) | Dynamic random access memory | |
| KR20070109182A (en) | Precharge apparatus of semiconductor memory | |
| US5576641A (en) | Output buffer | |
| US4939691A (en) | Static random access memory | |
| JPS63304491A (en) | Semiconductor memory | |
| KR100203531B1 (en) | A semiconductor integrated circuit | |
| US5684745A (en) | SRAM device with a bit line discharge circuit for low power | |
| US5841718A (en) | Use of voltage equalization in signal-sensing circuits | |
| US5446694A (en) | Semiconductor memory device | |
| US6944086B2 (en) | Semiconductor memory device | |
| KR100418578B1 (en) | Bit-line sense amp control circuit in semiconductor memory device | |
| US7142465B2 (en) | Semiconductor memory | |
| KR20000067559A (en) | Bit line pull-up circuit for static random access memory | |
| JPH06349276A (en) | Semiconductor memory | |
| US5831911A (en) | Semiconductor memory device for reducing a static current | |
| EP0318094B1 (en) | Integrated memory circuit with on-chip supply voltage control | |
| KR20010008674A (en) | Bit line pull-up circuit for static random access memory | |
| KR970004997B1 (en) | A row address decoder in dram | |
| KR100280406B1 (en) | Driving circuit for sense amplifier | |
| KR950014258B1 (en) | Current sense amp circuit with presetting circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |