KR20000065437A - Method of Forming a Plenty of Contact Structures Having Different Contact Hole Depth - Google Patents
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Abstract
Description
반도체 소자의 제조 공정시, 깊이가 서로 다른 복수개의 콘택홀을 동시에 형성할 경우가 있다. 예를 들면, 도 1에 도시되어 있는 바와 같이 반도체 기판(10)상에 형성되며 게이트 전극(14)과 측벽 스페이서(15)에 의해 자기 정렬된 비트라인 콘택 패드(16)(Self-Aligned Contact Pad:이하 SAC PAD ), 도전성 불순물이 도입된 활성 영역(12) 및 게이트 전극(14)을 노출시키는 콘택홀들(18, 19, 20)을 층간 절연막(17)내에 동시에 형성한다. 이 때, 각 콘택홀들(18, 19, 20)의 깊이가 서로 다르기 때문에, 깊이가 가장 깊은 활성 영역(12)을 노출시키는 콘택홀(19)이 완성될 동안 게이트 전극(14)의 상부(14b)도 식각을 견디지 못하여 식각되어 리세스(21)가 형성된다.In the process of manufacturing a semiconductor device, a plurality of contact holes having different depths may be formed simultaneously. For example, a bit line contact pad 16 formed on the semiconductor substrate 10 and self-aligned by the gate electrode 14 and the sidewall spacers 15 as shown in FIG. 1 (Self-Aligned Contact Pad). In the interlayer insulating film 17, contact holes 18, 19 and 20 exposing SAC PAD, the active region 12 into which conductive impurities are introduced, and the gate electrode 14 are simultaneously formed. At this time, since the depths of the contact holes 18, 19, and 20 are different from each other, the upper portion of the gate electrode 14 may be formed while the contact hole 19 exposing the deepest active region 12 is completed. 14b) also cannot withstand etching and is etched to form a recess 21.
일반적으로 게이트 전극(14)은 폴리사이드 구조로 형성된다. 폴리사이드 구조는 게이트 전극의 하부막은 폴리실리콘막(14a)으로 형성하고 폴리실리콘막(14a)의 상부에는 실리사이드막(14b)(예: WSix, TiSix 또는 CoSix 등)을 형성한 구조이다. 실리사이드막(14b)은 게이트 전극의 저항을 낮추기 위해 형성한다. 그런데, 도 1에 도시되어 있는 바와 같이 게이트 전극(14)을 노출시키는 콘택홀(20)형성시 게이트 전극(14)의 상부 실리사이드막(14b)에 리세스(21)가 발생하면 다음과 같은 문제점이 발생한다.In general, the gate electrode 14 is formed of a polyside structure. In the polyside structure, the lower layer of the gate electrode is formed of the polysilicon layer 14a, and the silicide layer 14b (eg, WSix, TiSix, CoSix, etc.) is formed on the polysilicon layer 14a. The silicide film 14b is formed to lower the resistance of the gate electrode. However, as shown in FIG. 1, when the recess 21 is formed in the upper silicide layer 14b of the gate electrode 14 when the contact hole 20 exposing the gate electrode 14 is formed, the following problem occurs. This happens.
복수개의 콘택홀들(18, 19, 20)을 형성한 후, 도 2에 도시되어 있는 바와 같이, 콘택홀들(18, 19, 20)내에 각각 오믹막(Ohmic layer)(22), 배리어막(24) 및 도전막패턴(26)(예:텅스텐 패턴)을 차례대로 형성한다. 깊이가 서로 다른 콘택구조를 지니는 도전막패턴(26)을 완성한 후에도 반도체 소자를 완성하기 위해서 다양한 공정이 진행되며, 이들 다양한 공정들 중에는 열처리 공정(예:COB(capacitor over bit-line) 구조에서의 커패시터 형성 공정)이 포함되는 것이 일반적이다. 그런데, 후속 단계의 열처리 공정시 도전막 패턴내의 불순물(예:텅스텐 패턴의 경우 불소)이 하부막(예: 오믹막(22) 또는 실리사이드막(14b))으로 확산되어 콘택 저항을 열화시킨다. 이러한 콘택 저항의 열화는 게이트 전극(14)의 상부 실리사이드막(14b)에 리세스가 발생하였을 경우에는 더욱 심각해진다. 그런데 , 종래 기술에 의하여 깊이가 다른 복수개의 콘택구조를 형성하는 경우에는 상기 SAC PAD(16), 상기 활성 영역(12) 및 상기 게이트 전극 상부(14b)에 콘택구조를 형성하기 위한 깊이가 서로 다른 콘택홀들(18, 19, 20)을 동시에 형성하기 때문에, 상기 실리사이드막(14b)의 리세스를 최소화하고 콘택저항의 열화를 최소화하기 위한 공정의 최적화는 반도체 산업계에서 문제로 인식 되어지고 있다.After forming the plurality of contact holes 18, 19, and 20, the ohmic layer 22 and the barrier layer are respectively formed in the contact holes 18, 19, and 20, respectively. 24 and the conductive film pattern 26 (e.g., tungsten pattern) are formed in this order. After completing the conductive layer pattern 26 having the contact structures having different depths, various processes are performed to complete the semiconductor device, and among these various processes, a heat treatment process (for example, a COB (capacitor over bit-line) structure) is performed. Capacitor formation process). However, during the subsequent heat treatment process, impurities in the conductive film pattern (for example, fluorine in the case of tungsten pattern) diffuse into the lower film (for example, the ohmic film 22 or the silicide film 14b) to deteriorate the contact resistance. Such deterioration of the contact resistance becomes more severe when a recess occurs in the upper silicide layer 14b of the gate electrode 14. However, when a plurality of contact structures having different depths are formed according to the related art, depths for forming contact structures on the SAC PAD 16, the active region 12, and the upper portion of the gate electrode 14b are different from each other. Since the contact holes 18, 19, and 20 are formed at the same time, the optimization of the process for minimizing the recess of the silicide layer 14b and minimizing the degradation of the contact resistance is recognized as a problem in the semiconductor industry.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자, 특히 DRAM 을 제조하는 데 있어서 깊이가 서로 다른 복수개의 콘택구조 형성시 접촉 저항의 열화를 최소화할 수 있는 방법을 제공하는 것이다.An object of the present invention is to provide a method for minimizing deterioration of contact resistance when forming a plurality of contact structures having different depths in manufacturing a semiconductor device, particularly a DRAM.
본 발명이 이루고자 하는 다른 기술적 과제는 다층 구조의 게이트 전극, 특히 2층으로 이루어진 게이트 전극에 있어서 제 2 층막으로 주로 사용되는 실리사이드막이 콘택홀을 형성하기 위한 식각 공정에서 보이는 리세스를 최소화할 수 있는 방법을 제공하는 것이다.Another technical problem to be solved by the present invention is to minimize the recesses seen in the etching process for forming a contact hole in a silicide film mainly used as a second layer film in a multi-layered gate electrode, particularly a two-layered gate electrode. To provide a way.
도 1 내지 도 2는 종래 기술에 의한 깊이가 서로 다른 복수개의 콘택구조의 형성 방법을 도시한 단면도들이다.1 to 2 are cross-sectional views illustrating a method of forming a plurality of contact structures having different depths according to the prior art.
도 3 내지 도 8은 본 발명의 바람직한 실시예에 의한 깊이가 서로 다른 복수개의 콘택구조의 형성 방법을 도시한 단면도들이다.3 to 8 are cross-sectional views illustrating a method of forming a plurality of contact structures having different depths according to a preferred embodiment of the present invention.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 기판상의 소정 영역에 서로 다른 깊이를 지니고 게이트 전극 및 복수개의 도전 영역들을 각각 콘택하는 복수개의 콘택구조를 형성하는 방법은 다음과 같이 진행된다.In order to achieve the above technical problem, a method of forming a plurality of contact structures each having a different depth and contacting a gate electrode and a plurality of conductive regions in a predetermined region on a semiconductor substrate of the present invention proceeds as follows.
상기 게이트 전극을 노출시키는 콘택홀을 제외한 상기 복수개의 도전영역들을 각각 노출시키는 콘택홀들을 동시에 형성한다. 이어서, 상기 콘택홀들을 각각 채우는 복수개의 플러그들을 형성한 후, 상기 게이트 전극을 노출시키는 콘택홀을 형성한다. 마지막으로, 상기 게이트 전극을 노출시키는 콘택홀을 매립하는 도전막 패턴 및 상기 플러그들과 각각 연결되는 도전막 패턴들을 동시에 형성한다. 상기 복수개의 도전 영역들은 비트 라인 컨텍 플러그 및 도전성 불순물이 도입된 활성 영역일 수 있다.Contact holes exposing the plurality of conductive regions are formed simultaneously except for the contact holes exposing the gate electrode. Subsequently, after forming a plurality of plugs respectively filling the contact holes, a contact hole exposing the gate electrode is formed. Lastly, conductive layer patterns filling the contact holes exposing the gate electrode and conductive layer patterns respectively connected to the plugs are simultaneously formed. The plurality of conductive regions may be active regions in which bit line contact plugs and conductive impurities are introduced.
상기 복수개의 플러그들을 형성하는 단계전에 상기 콘택홀들의 저면에 각각 오믹막을 형성하는 단계와 상기 오믹막이 형성된 상기 콘택홀들의 각 내표면에 상기 플러그들을 구성하는 도전물질에 대한 배리어막을 형성하는 단계를 더 구비할 수 있다.Before forming the plurality of plugs, forming an ohmic film on the bottom of the contact holes, and forming a barrier film for the conductive material constituting the plugs on each inner surface of the contact holes where the ohmic film is formed. It can be provided.
상기 게이트 전극을 노출시키는 콘택홀을 형성하는 단계이후에, 상기 게이트 전극을 노출시키는 콘택홀의 저면에 오믹막을 형성하는 단계와 상기 오믹막이 형성된 상기 게이트 전극을 노출시키는 콘택홀의 내표면에 상기 도전막 패턴을 구성하는 도전물질에 대한 배리어막을 형성하는 단계를 더 구비할 수 있다.After forming the contact hole exposing the gate electrode, forming an ohmic layer on a bottom surface of the contact hole exposing the gate electrode and the conductive layer pattern on an inner surface of the contact hole exposing the gate electrode on which the ohmic layer is formed. The method may further include forming a barrier film for the conductive material constituting the same.
상기 게이트 전극은 폴리사이드막, 티타늄 실리사이드막 또는 텅스텐막으로 구성할 수 있다. 상기 플러그들 및 상기 도전막 패턴들은 텅스텐을 사용하여 형성할 수 있다.The gate electrode may be formed of a polyside film, a titanium silicide film, or a tungsten film. The plugs and the conductive layer patterns may be formed using tungsten.
이하에서 첨부한 도면을 참조하여 본 발명에 의한 깊이가 서로 다른 복수개의 콘택구조 형성 방법 및 그 방법에 의하여 제조되는 반도체 소자를 상세하게 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안 된다. 이하의 도면을 참조한 설명은 본 발명과 관련한 산업 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공 되어지는 것이다. 도면상에서 층이나 영역들의 두께는 설명의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 상부에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제 3의 층이 개재되어질 수 있다.Hereinafter, a method of forming a plurality of contact structures having different depths and a semiconductor device manufactured by the method will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. The following description with reference to the drawings is provided to more completely explain the present invention to those of ordinary skill in the art related to the present invention. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In the drawings like reference numerals refer to like elements. In addition, where a layer is described as being on top of another layer or substrate, the layer may be present directly on top of the other layer or substrate, with a third layer interposed therebetween.
도 3을 참조하면, 반도체 기판(10)의 소정 부분에 도전성 불순물이 도입된 활성영역(32), 게이트 전극(34), 측벽 스페이서(35) 및 자기 정렬된 비트라인 콘택패드(Self Aligned Contact PAD;이하 SAC PAD라 한다.)(36)를 형성하고 그 위에 절연막(37)을 소정의 두께로 형성한다. 상기 SAC PAD(36) 는 바람직스럽게는 폴리실리콘이나 도전성이 있는 물질일 수 있다. 상기 절연막(37)은 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시 나이트라이드일 수 있다. 상기 활성 영역(32)은 n 타입 또는 p 타입의 불순물이 주입된 소오스 또는 드레인일 수 있다. 상기 3 개의 게이트 전극(34)들은 다층 구조일 수 있으며. 바람직스럽게는 제 1 층은 폴리 실리콘막이고, 제 2 층은 실리사이드막으로 이루어진 폴리사이드구조를 가진다.Referring to FIG. 3, the active region 32, the gate electrode 34, the sidewall spacer 35, and the self-aligned bit line contact pads in which conductive impurities are introduced into a predetermined portion of the semiconductor substrate 10 may be used. (Hereinafter referred to as SAC PAD) 36, and an insulating film 37 is formed thereon to a predetermined thickness. The SAC PAD 36 may preferably be polysilicon or a conductive material. The insulating layer 37 may be silicon oxide, silicon nitride, or silicon oxy nitride. The active region 32 may be a source or a drain implanted with an n-type or p-type impurity. The three gate electrodes 34 may have a multilayer structure. Preferably, the first layer is a polysilicon film, and the second layer has a polyside structure made of a silicide film.
소정의 사진 식각 기술을 이용하여 상기 절연막(37)을 패턴닝하여, 제 1 콘택홀(38) 및 제 2 콘택홀(39)을 형성한다.The insulating layer 37 is patterned using a predetermined photolithography technique to form the first contact hole 38 and the second contact hole 39.
상기 제 1 콘택홀(38)의 하단은 상기 SAC PAD(36)를 노출시키며, 상기 제 2콘택홀(39)의 하단은 상기 반도체 기판(10)상의 상기 활성 영역(32)을 노출시킨다.A lower end of the first contact hole 38 exposes the SAC PAD 36, and a lower end of the second contact hole 39 exposes the active region 32 on the semiconductor substrate 10.
도 4를 참조하면, 상기 제 1 콘택홀(38) 및 상기 제 2 콘택홀(39)에 의해 노출된 SAC PAD(36)의 표면 및 활성영역(32)의 표면에 오믹막(42)을 형성하고 상기 오믹막(42)위에 배선물질 배리어막(44)을 형성한다. 이어서 상기 제 1 콘택홀(38) 및 제 2 콘택홀(39)에 배선물질(46), 예컨대 텅스텐을 매립하여 채운다. 상기 배선물질(46)을 매립하여 채우기 전에 상기 오믹막과 상기 배선물질 배리어막을 순차적으로 형성하지 아니하고 전이금속막(예:티타늄 또는 코발트)과 배선물질 배리어막을 순차적으로 형성할 수 있다. 상기 오믹막은 바람직스럽게는 실리사이드막, 예컨대 티타늄 실리사이드막(이하 TiSix) 또는 코발트 실리사이드막(이하 CoSix)으로 형성한다.Referring to FIG. 4, an ohmic layer 42 is formed on the surface of the SAC PAD 36 and the surface of the active region 32 exposed by the first contact hole 38 and the second contact hole 39. A wiring material barrier film 44 is formed on the ohmic film 42. Subsequently, the wiring material 46, for example tungsten, is filled in the first contact hole 38 and the second contact hole 39. Before filling and filling the wiring material 46, the transition metal film (eg, titanium or cobalt) and the wiring material barrier film may be sequentially formed without sequentially forming the ohmic layer and the wiring material barrier film. The ohmic film is preferably formed of a silicide film, such as a titanium silicide film (hereinafter referred to as TiSix) or a cobalt silicide film (hereinafter referred to as CoSix).
상기 배선물질 배리어막은 티타늄 나이트라이드(이하 TiN)단일막 또는 티타늄(이하 Ti) 및 TiN 막의 이중막으로 형성하는 것이 바람직하다.The wiring material barrier film may be formed of a titanium nitride (TiN) single film or a double film of titanium (Ti) and TiN film.
도 5를 참조하면, 상기 절연막(37)상부 표면(50)상의 불필요한 배선물질을 제거하여 표면을 평탄화하므로써 제 1 콘택홀(38) 및 제 2 콘택홀(39)에 배선물질 플러그(48)를 형성한다. 상기 평탄화 공정은 바람직스럽게는 CMP 또는 에치백의 방법을 통하여 행할 수 있다.Referring to FIG. 5, the wiring material plug 48 is formed in the first contact hole 38 and the second contact hole 39 by planarizing the surface by removing unnecessary wiring material on the upper surface 50 of the insulating film 37. Form. The planarization step can be preferably carried out through the method of CMP or etch back.
도 6을 참조하면, 도 5에 의한 결과물 상부에 사진 식각 공정을 실시하여 상기 게이트 전극(34) 상부를 노출시키는 제 3 콘택홀(52)을 형성한다.Referring to FIG. 6, a photolithography process is performed on the resultant product of FIG. 5 to form a third contact hole 52 exposing an upper portion of the gate electrode 34.
도 7을 참조하면, 제 3 콘택홀(52)에 의하여 노출되는 게이트 전극(34)상부 표면에 오믹막(42)을 형성하고 이어서 배선물질 배리어막(44)을 형성한다.Referring to FIG. 7, an ohmic layer 42 is formed on an upper surface of the gate electrode 34 exposed by the third contact hole 52, and then a wiring material barrier layer 44 is formed.
상기 오믹막은 바람직스럽게는 실리사이드막,예컨대 TiSix 또는 CoSix 막으로 형성한다.The ohmic film is preferably formed of a silicide film, such as a TiSix or CoSix film.
상기 배선물질 배리어막은 TiN 단일막 또는 Ti 막 및 TiN 막의 이중막으로 형성하는 것이 바람직하다.이어서 제 3 콘택홀(52)을 매립하는 배선물질막(54)을 전연막(37)상부에 소정 두께로 형성한다.The wiring material barrier layer may be formed of a single TiN layer or a double layer of a Ti layer and a TiN layer. Subsequently, a wiring material layer 54 filling the third contact hole 52 may be formed on the leading edge layer 37. To form.
도 8을 참조하면, 배선물질막(54)을 패터닝하여 비트라인(56)을 완성한다.본 발명은 게이트 전극을 저항이 낮은 TiSix 또는 텅스텐으로 형성한 경우에도 적용할 수 있다.Referring to Fig. 8, the wiring material film 54 is patterned to complete the bit line 56. The present invention can be applied to the case where the gate electrode is formed of TiSix or tungsten having low resistance.
본 발명에 따르면, 복수개의 콘택홀 중 게이트 전극을 노출시키는 콘택홀만 다른 콘택홀들과 분리하여 형성한다. 따라서, 복수개의 콘택홀을 동시에 모두 패터닝할 때 발생했던 게이트 전극 상부의 리세스가 방지된다. 이때 공정의 단순화를 위하여 다른 콘택홀들은 플러그로 채우고 최종 배선형성 공정을 하나의 공정으로 진행한다.According to the present invention, only the contact hole exposing the gate electrode among the plurality of contact holes is formed separately from the other contact holes. Therefore, the recesses in the upper portion of the gate electrode, which occurred when the plurality of contact holes are simultaneously patterned, are prevented. At this time, to simplify the process, the other contact holes are filled with plugs, and the final wiring forming process is performed in one process.
또한 상기 게이트 전극(34)을 TiSix 형성하는 경우에는 리세스의 최소화이외에도 다음과 같은 효과가 있다.In addition, when forming the gate electrode 34 TiSix, in addition to minimizing the recess, the following effects are obtained.
본 발명에 의한 깊이가 서로 다른 콘택구조 형성 방법에 있어서 상기 활성영역(32) 및 상기 SAC PAD(36)에 제 1 콘택홀(38) 및 제 2 콘택홀(39)을 형성하고(도 3 참조) 오믹막(42)을 형성하기 이전에 안정적인 오믹막을 얻기 위하여 세정을 실시한다. 그런데, 세정을 실시하는 동안 상기 게이트 전극(34)상부를 노출시키는 제 3 콘택홀(52:도 6참조)은 아직 형성되어 있지 않기 때문에 세정공정 동안 게이트 전극이 소모(Consume)되거나, 언더컷(Undercut)이 발생하는 것을 막을 수 있다. 특히, TiSix 가 게이트 전극인 경우에는 텅스텐과의 콘택을 안정화시키기 위한 오믹막을 형성하는 공정단계를 생략할 수 있어 공정수를 줄일 수 있는 장점도 제공한다.In the method for forming a contact structure having a different depth according to the present invention, a first contact hole 38 and a second contact hole 39 are formed in the active region 32 and the SAC PAD 36 (see FIG. 3). Before the ohmic film 42 is formed, cleaning is performed to obtain a stable ohmic film. However, since the third contact hole 52 (see FIG. 6) exposing the upper portion of the gate electrode 34 is not yet formed during the cleaning, the gate electrode is consumed or undercut during the cleaning process. ) Can be prevented from occurring. In particular, when TiSix is a gate electrode, the process step of forming an ohmic film for stabilizing contact with tungsten can be omitted, thereby providing an advantage of reducing the number of processes.
그리고, 상기 게이트 전극(34)을 텅스텐으로 형성할 때 본 발명을 적용할 경우 다음과 같은 부수적인 효과가 있다.In addition, when the present invention is applied when the gate electrode 34 is formed of tungsten, there are side effects as follows.
상기 게이트 전극(34)을 텅스텐으로 형성하는 경우 만약 제 3 콘택홀(52)이 열려 있는 상태에서 안정적인 오믹막, 특히 실리사이드막(예:TiSix)을 형성하기 위하여 전이금속(예:Ti)을 증착하고, 실리사이드화 반응을 진행한 다음 실리사이드막으로 변화하지 아니한 미반응 전이금속을 제거하는 공정을 실시하면, 상기 게이트 전극을 구성하는 물질인 텅스텐이 심하게 소모(Consume)된다. 그러나, 상기 오믹막을 형성하기 위한 일련의 과정 동안 상기 제 3 콘택홀이 닫혀 있다면, 상기 텅스텐 게이트 전극이 소모되는 문제는 발생하지 않을 것이다.When the gate electrode 34 is formed of tungsten, a transition metal (eg, Ti) is deposited to form a stable ohmic layer, particularly a silicide layer (eg, TiSix) while the third contact hole 52 is open. In addition, when a process of removing the unreacted transition metal that does not change into the silicide film is performed after the silicide reaction, tungsten, which is a material constituting the gate electrode, is severely consumed. However, if the third contact hole is closed during the series of processes for forming the ohmic layer, the problem that the tungsten gate electrode is consumed will not occur.
이상 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.Although the present invention has been described in detail through the above embodiments, the present invention is not limited thereto, and modifications and improvements of the present invention may be made with ordinary knowledge in the art within the technical idea of the present invention.
반도체 소자 , 특히 DRAM의 제조시 본 발명에 의하여 깊이가 서로 다른 콘택구조를 형성하면, 게이트 전극과 도전물질과의 콘택에 있어 그 접촉 저항을 안정적으로 확보할 수 있고, 또한 다층 게이트 전극 특히 2층 게이트 전극의 제 2 층 물질이 콘택홀을 형성하는 식각 공정에서 심하게 리세스되는 것을 막을 수 있다.In the manufacture of a semiconductor device, especially a DRAM, if a contact structure having a different depth is formed, the contact resistance of the gate electrode and the conductive material can be stably secured, and the multilayer gate electrode, in particular, two layers It is possible to prevent the second layer material of the gate electrode from being severely recessed in the etching process of forming the contact hole.
TiSix 또는 텅스턴으로 게이트 전극을 형성하는 경우에도 본 발명을 적용하면, 상기 게이트 전극 물질의 소모, 언터컷 및 식각 공정 동안의 리세스를 최소화할 수 있다. 특히, TiSix로 게이트 전극을 형성하는 경우에는 공정수를 줄일 수도 있다.Even when the gate electrode is formed of TiSix or tungsten, the present invention can minimize the recesses during the consumption, undercut and etching processes of the gate electrode material. In particular, when the gate electrode is formed of TiSix, the number of steps can be reduced.
Claims (3)
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990011731A KR20000065437A (en) | 1999-04-03 | 1999-04-03 | Method of Forming a Plenty of Contact Structures Having Different Contact Hole Depth |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| KR20000065437A true KR20000065437A (en) | 2000-11-15 |
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ID=19578718
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019990011731A KR20000065437A (en) | 1999-04-03 | 1999-04-03 | Method of Forming a Plenty of Contact Structures Having Different Contact Hole Depth |
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| Country | Link |
|---|---|
| KR (1) | KR20000065437A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010005265A (en) * | 1999-06-30 | 2001-01-15 | 김영환 | Forming method for contact of semiconductor device |
| US8982112B2 (en) | 2011-05-26 | 2015-03-17 | Samsung Display Co., Ltd. | Display panel |
-
1999
- 1999-04-03 KR KR1019990011731A patent/KR20000065437A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010005265A (en) * | 1999-06-30 | 2001-01-15 | 김영환 | Forming method for contact of semiconductor device |
| US8982112B2 (en) | 2011-05-26 | 2015-03-17 | Samsung Display Co., Ltd. | Display panel |
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