KR20000061229A - Circuit for controlling clolk synchronous signal - Google Patents

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KR20000061229A
KR20000061229A KR1019990010130A KR19990010130A KR20000061229A KR 20000061229 A KR20000061229 A KR 20000061229A KR 1019990010130 A KR1019990010130 A KR 1019990010130A KR 19990010130 A KR19990010130 A KR 19990010130A KR 20000061229 A KR20000061229 A KR 20000061229A
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오재혁
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김영환
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Abstract

PURPOSE: A clock synchronous signal controlling circuit is provided to prevent a signal from being varied unnecessarily by making the signal varied only when a clock signal is varied. CONSTITUTION: A clock synchronous signal controlling circuit comprises a logic gate(31) which logically combines a clock signal(clk) and an input signal(signal). A control signal generator(33) outputs a first control signal, which is varied at a falling edge of the clock signal, and a second control signal, which is an inverted version of the first control signal, to thereby control the logic gate(31). An output timing adjusting part(35) adjusts output timing of the logic gate(31) according to the first and second control signals from the control signal generator. A signal compensating part(37) compensates an output signal of the logic gate according to the first and second control signals under the control of the output timing adjusting part(35).

Description

클럭동기신호 제어회로{CIRCUIT FOR CONTROLLING CLOLK SYNCHRONOUS SIGNAL}Clock Synchronization Signal Control Circuit {CIRCUIT FOR CONTROLLING CLOLK SYNCHRONOUS SIGNAL}

본 발명은 클럭에 동기되어 발생하는 클럭동기신호에 관한 것으로, 특히 신호의 안정성을 향상시키는데 적당한 클럭동기신호 제어회로에 관한 것이다.The present invention relates to a clock synchronizing signal generated in synchronization with a clock, and more particularly to a clock synchronizing signal control circuit suitable for improving signal stability.

이하, 첨부된 도면을 참조하여 종래 기술에 따른 클럭동기신호 제어회로를 설명하기로 한다.Hereinafter, a clock synchronization signal control circuit according to the related art will be described with reference to the accompanying drawings.

도 1은 일정한 신호가 클럭신호에 동기되어 새로운 신호를 발생하는 클럭동기신호 발생회로를 도시하였다.1 illustrates a clock synchronous signal generating circuit in which a constant signal is synchronized with a clock signal to generate a new signal.

도 1에 도시한 바와 같이, 종래 클럭동기신호 발생회로는 클럭신호(clk)와 일정한 신호(signal)를 입력으로 하여 새로운 신호(Sout)를 만들어내는 노아(NOR)As shown in FIG. 1, the conventional clock synchronization signal generation circuit uses a clock signal clk and a constant signal as inputs to generate a new signal Sout (NOR).

게이트로 구성된다.It consists of a gate.

이와 같은 종래 클럭동기신호 발생회로는 일정한 셋업(setup)과 홀드 마진(hold margin)을 가지도록 일정한 신호를 출력하는 회로(도시하지 않음)의 출력 타이밍을 조절하는 것에 의해 새로운 신호의 발생을 제어한다.This conventional clock synchronization signal generation circuit controls the generation of a new signal by adjusting the output timing of a circuit (not shown) that outputs a constant signal to have a constant setup and hold margin. .

도 2는 종래 기술에 따른 타이밍도를 나타내었다.2 shows a timing diagram according to the prior art.

도 2에 도시된 바와 같이, 클럭신호(clk)의 하강 엣지(falling edge)에서 입력되는 신호와의 NOR연산을 실행하여 새로운 신호인 Sout을 출력하게 된다.As shown in FIG. 2, a new signal Sout is output by performing NOR operation with a signal input at a falling edge of the clock signal clk.

여기서, 클럭의 하강 엣지에서는 문제가 없으나, 클럭의 하강 엣지가 아닌 다른 위치에서 입력신호가 변화하는 경우에는 이때의 클럭신호의 레벨이 "0"이 ㄹ경우, 상기 입력신호의 변화에 대해서 출력(Sout)이 변화하게 되는 것을 볼 수 있다.Here, there is no problem at the falling edge of the clock, but when the input signal changes at a position other than the falling edge of the clock, when the level of the clock signal at this time is "0", the output of the change of the input signal ( Sout) can be seen to change.

이와 같은 종래 클럭동기신호 발생회로는 다음과 같은 문제점이 있었다.Such a conventional clock synchronization signal generation circuit has the following problems.

클럭과 입력신호의 조합에 의해 발생하는 출력신호(Sout)는 일정한 셋업과 홀드 마진만을 가지도록 설계되었기 때문에 회로의 복잡도에 따른 지연(delay)문제가 발생한다.Since the output signal Sout generated by the combination of the clock and the input signal is designed to have a constant setup and hold margin only, there is a delay problem due to the complexity of the circuit.

만일, 어떤 신호가 클럭의 한 주기마다 변화하는 신호가 아닌 클럭에 관계없이 불규칙하게 변화하는 경우에는 상기 신호의 변화가 출력신호에도 영향을 미치게 되어 출력신호가 불안정해지게 된다.If a signal changes irregularly regardless of a clock rather than a signal that changes every cycle of the clock, the change of the signal affects the output signal and the output signal becomes unstable.

본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로, 클럭신호가 변화하는 경우에만 출력신호가 변화하도록하여 불필요하게 신호가 변화하는 것을 방지하는 것에 의해 신호의 안정성을 향상시킬 수 있는 클럭동기신호 제어회로를 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-described problems, and the clock synchronization can be improved by preventing the signal from changing unnecessarily by changing the output signal only when the clock signal changes. The purpose is to provide a signal control circuit.

도 1은 종래 기술에 따른 클럭동기신호 발생회로의 구성도1 is a block diagram of a clock synchronization signal generating circuit according to the prior art

도 2는 종래 기술에 따른 타이밍도2 is a timing diagram according to the prior art

도 3은 본 발명의 클럭동기신호 제어회로의 구성도3 is a block diagram of a clock synchronization signal control circuit of the present invention;

도 4는 본 발명에 따른 타이밍도4 is a timing diagram according to the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

31 : 제 1 논리 게이트 33 : 제어신호 발생부31: first logic gate 33: control signal generator

35 : 출력타이밍 조절부 37 : 신호보상부35: output timing control unit 37: signal compensation unit

상기의 목적을 달성하기 위한 본 발명의 클럭동기신호 제어회로는 클럭신호(clk)와 임의의 신호를 논리 연산하는 제 1 논리 게이트와, 상기 클럭신호의 하강 엣지에서 변화하는 제 1 제어신호와 상기 제 1 제어신호와 반대위상의 제 2 제어신호를 출력하여 상기 제 1 논리 게이트의 출력을 제어하는 제어신호 발생부와, 상기 제어신호 발생부에서 출력되는 제 1, 제 2 제어신호에 따라 상기 제 1 논리 게이트의 출력 타이밍을 조절하는 출력타이밍 조절부와, 상기 제 1, 제 2 제어신호에 따라 상기 출력타이밍 조절부의 제어하에 상기 제 1 논리 게이트의 출력신호를 보상하여 최종적으로 출력하는 신호보상부를 포함하여 구성되는 것을 특징으로 한다.The clock synchronization signal control circuit of the present invention for achieving the above object comprises a first logic gate for performing a logic operation on a clock signal (clk) and any signal, a first control signal that changes at the falling edge of the clock signal and the A control signal generator for outputting a second control signal in phase opposite to a first control signal to control an output of the first logic gate, and the first signal according to the first and second control signals output from the control signal generator. An output timing adjusting unit for adjusting an output timing of a first logic gate, and a signal compensating unit for compensating and finally outputting an output signal of the first logic gate under the control of the output timing adjusting unit according to the first and second control signals. Characterized in that it comprises a.

이하, 본 발명의 클럭동기신호 제어회로를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a clock synchronization signal control circuit of the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명의 클럭동기신호 제어회로의 구성도이다.3 is a block diagram of a clock synchronizing signal control circuit of the present invention.

도 3에 도시한 바와 같이, 클럭신호(clk)와 일정한 입력신호(signal)을 논리 연산하는 제 1 논리 게이트(31)와, 상기 클럭신호의 하강 엣지에서 변화하는 제 1 제어신호와 상기 제 1 제어신호와 반대위상의 제 2 제어신호를 출력하여 상기 제 1 논리 게이트(31)의 출력을 제어하는 제어신호 발생부(33)와, 제어신호 발생부(33)에서 출력되는 제 1, 제 2 제어신호에 따라 제 1 논리 게이트(31)의 출력 타이밍을 조절하는 출력타이밍 조절부(35)와, 상기 제 1, 제 2 제어신호에 따라 상기 출력타이밍 조절부(35)의 제어하에 상기 제 1 논리 게이트(31)의 출력신호를 보상하는 신호보상부(37)를 포함하여 구성된다.As shown in FIG. 3, a first logic gate 31 for logically calculating a clock signal clk and a constant input signal, a first control signal and a first control signal changing at a falling edge of the clock signal A control signal generator 33 for controlling the output of the first logic gate 31 by outputting a second control signal in phase opposite to the control signal, and first and second outputs from the control signal generator 33; An output timing adjustment unit 35 that adjusts an output timing of the first logic gate 31 according to a control signal, and the first control unit 35 under the control of the output timing adjustment unit 35 according to the first and second control signals. And a signal compensator 37 for compensating the output signal of the logic gate 31.

여기서, 상기 제어신호 발생부(33)는 상기 클럭신호를 일정시간동안 딜레이시키는 딜레이부(33a)와, 상기 딜레이부(33a)의 출력을 반전시키는 제 1 인버터(33b)와, 상기 제 1 인버터(33b)의 출력과 상기 클럭신호를 논리 연산하는 제 2 논리 게이트(33c)와, 상기 제 2 논리 게이트(33c)의 출력신호를 반전시키는 제 2 인버터(33d)와, 상기 제 2 인버터(33d)의 출력신호를 반전시키는 제 3 인버터(33e)와, 상기 제 2 인버터(33e)의 출력을 반전시키는 제 4 인버터(33f)와 상기 제 4 인버터(33f)의 출력신호를 반전시키는 제 5 인버터(33g)로 구성된다.The control signal generator 33 may include a delay unit 33a for delaying the clock signal for a predetermined time, a first inverter 33b for inverting the output of the delay unit 33a, and the first inverter. A second logic gate 33c for logic operation of the output of the 33b and the clock signal, a second inverter 33d for inverting the output signal of the second logic gate 33c, and the second inverter 33d The third inverter 33e for inverting the output signal of the second inverter; the fifth inverter 33f for inverting the output of the second inverter 33e and the fifth inverter for inverting the output signal of the fourth inverter 33f. It consists of 33g.

여기서, 상기 제 3 인버터(33d)의 출력신호가 제 2 제어신호가 되고, 상기 제 5 인버터(33e)의 출력신호가 제 1 제어신호가 된다.Here, the output signal of the third inverter 33d becomes the second control signal, and the output signal of the fifth inverter 33e becomes the first control signal.

한편, 상기 출력타이밍 조절부(35)는 상기 제 2 제어신호에 의해 선택적으로 전원전압(Vdd)을 출력하는 제 1 트랜지스터(35a)와, 상기 제 1 트랜지스터(35a)의 출력단에 시리얼하게 연결되고, 상기 제 1 논리 게이트(31)의 출력신호에 의해 제어되는 제 2 트랜지스터(35b)와, 상기 제 2 트랜지스터(35b)에 시리얼하게 연결되며 상기 제 1 논리 게이트(31)의 출력신호에 의해 제어되는 제 3 트랜지스터(35c)와, 상기 제 1 제어신호에 의해 선택적으로 접지전압(Vss)을 출력하는 제 4 트랜지스터(35d)로 구성된다.On the other hand, the output timing controller 35 is serially connected to the first transistor 35a for selectively outputting a power supply voltage Vdd by the second control signal and the output terminal of the first transistor 35a. And a second transistor 35b controlled by the output signal of the first logic gate 31 and serially connected to the second transistor 35b and controlled by the output signal of the first logic gate 31. A third transistor 35c and a fourth transistor 35d for selectively outputting a ground voltage Vss by the first control signal.

여기서, 상기 제 1, 제 2 트랜지스터(35a,35b)는 피모스 트랜지스터이고, 상기 제 3, 제 4 트랜지스터(35c,35d)는 앤모스 트랜지스터이다.Here, the first and second transistors 35a and 35b are PMOS transistors, and the third and fourth transistors 35c and 35d are NMOS transistors.

한편, 상기 신호보상부(37)는 상기 제 1 제어신호에 의해 선택적으로 전원전압(Vdd)을 출력하는 제 5 트랜지스터(37a)와, 상기 제 5 트랜지스터(37a)에 시리얼하게 연결되며, 그 출력단이 상기 출력타이밍 조절부(35)의 출력단에 연결되는 제 6 트랜지스터(37b)와, 게이트가 상기 제 6 트랜지스터(37b)의 게이트와 공통으로 접속되고 상기 제 6 트랜지스터(37b)의 출력단에 시리얼하게 연결된 제 7 트랜지스터(37c)와, 상기 제 7 트랜지스터(37c)의 출력단에 시리얼하게 연결되며 상기 제 2 제어신호에 의해 접지전압(Vss)을 선택적으로 출력하는 제 8 트랜지스터(37d)와, 상기 출력타이밍 조절부(35)의 출력신호를 반전시키며, 그 출력신호가 상기 제 6, 7 트랜지스터(37b,37c)의 게이트에 인가되는 제 6 인버터(37e)를 포함하여 구성된다.The signal compensator 37 is serially connected to a fifth transistor 37a for selectively outputting a power supply voltage Vdd by the first control signal, and serially connected to the fifth transistor 37a. The sixth transistor 37b connected to the output terminal of the output timing adjusting unit 35 and the gate are connected in common to the gate of the sixth transistor 37b and are serially connected to the output terminal of the sixth transistor 37b. An eighth transistor 37d connected in series with an output terminal of the seventh transistor 37c and an eighth transistor 37d for selectively outputting a ground voltage Vss by the second control signal, and the output The output signal of the timing controller 35 is inverted, and the output signal includes a sixth inverter 37e applied to the gates of the sixth and seventh transistors 37b and 37c.

여기서, 상기 제 5, 제 6 트랜지스터(37a,37b)는 피모스 트랜지스터이고, 제 7, 제 8 트랜지스터(37c,37d)는 앤모스 트랜지스터이다.The fifth and sixth transistors 37a and 37b are PMOS transistors, and the seventh and eighth transistors 37c and 37d are NMOS transistors.

이와 같이 구성된 본 발명의 클럭동기신호 제어회로에 대한 동작을 도 4의 타이밍도를 참조하여 설명하면 다음과 같다.The operation of the clock synchronization signal control circuit of the present invention configured as described above will be described with reference to the timing diagram of FIG. 4.

도 3 및 도 4에 도시한 바와 같이, 클럭신호(clk)와, 상기 클럭신호(clk)를 일정시간동안 딜레이한 클럭신호(clk)를 노아 게이트를 이용하여 연산하면, 제 1 제어신호(atd)와 제 2 제어신호(atdb)가 발생한다.As shown in Figs. 3 and 4, when the clock signal clk and the clock signal clk in which the clock signal clk is delayed for a predetermined time are calculated using the Noah gate, the first control signal atd ) And a second control signal atdb are generated.

또한, 원래의 노아 게이트의 출력에 통상적인 래치회로를 인가하고, 이 래치를 상기 제 1 제어신호(atd)와 제 2 제어신호(atdb)로 제어하게 되면, 도 4에 도시된 바와 같이, 클럭신호의 하강 엣지에서 변화하는 출력신호(Sout)를 얻을 수 있다.In addition, if a conventional latch circuit is applied to the output of the original NOR gate and the latch is controlled by the first control signal atd and the second control signal atdb, as shown in FIG. The output signal Sout changing at the falling edge of the signal can be obtained.

즉, 제 1 제어신호(atd)와 제 2 제어신호(atdb)가 상기 출력타이밍 조절부(35)의 제 1 트랜지스터(35a)와 제 4 트랜지스터(35d)의 온/오프 타이밍을 조절하여 주므로써, 상기 클럭신호(clk)에 동기되어 새롭게 출력되는 신호(Sout)은 항상 클럭신호의 하강 엣지 시점에서만 변화하게 된다.That is, the first control signal atd and the second control signal atdb adjust the on / off timings of the first transistor 35a and the fourth transistor 35d of the output timing controller 35. The signal Sout newly output in synchronization with the clock signal clk always changes only at the falling edge of the clock signal.

한편, 도 3에 도시된 제 1 논리 게이트(31)를 노아(NOR)로 구성하는데, 상기 제 1 논리 게이트(31)를 노아(NOR)게이트 대신에 낸드(NAND)게이트로 구성하게 되면, 상기 최종적인 출력신호(Sout)는 클럭신호(clk)의 상승 엣지 시점에서만 변화하게 된다.Meanwhile, when the first logic gate 31 illustrated in FIG. 3 is configured as NOR, the first logic gate 31 may be configured as a NAND gate instead of the NOR gate. The final output signal Sout changes only at the rising edge of the clock signal clk.

이상 상술한 바와 같이, 본 발명의 클럭동기신호 제어회로는 다음과 같은 효과가 있다.As described above, the clock synchronizing signal control circuit of the present invention has the following effects.

어떤 특정한 신호를 클럭신호와 다른 신호의 조합에 의해 발생시키고자 할 때, 클럭의 타이밍에 대해서 일정한 셋업과 홀드 마진을 가지면서, 클럭신호와 무관하게 불규칙한 변화를 일으키지 말아야 하는 제한을 해결하므로써, 최종적으로 출력되는 신호의 안정성을 향상시킬 수 있다.When a particular signal is to be generated by a combination of a clock signal and another signal, the final solution is solved by solving the limitation that a random setup must be made regardless of the clock signal while having a constant setup and hold margin for the clock timing. It is possible to improve the stability of the output signal.

따라서, 상기 출력신호를 제공받는 회로의 동작을 보다 안정화할 수 있다.Therefore, the operation of the circuit receiving the output signal can be more stabilized.

Claims (11)

클럭신호(clk)와 임의의 신호를 논리 연산하는 제 1 논리 게이트와,A first logic gate for performing a logic operation on the clock signal clk and an arbitrary signal; 상기 클럭신호의 하강 엣지에서 변화하는 제 1 제어신호와 상기 제 1 제어신호와 반대위상의 제 2 제어신호를 출력하여 상기 제 1 논리 게이트의 출력을 제어하는 제어신호 발생부와,A control signal generator configured to control the output of the first logic gate by outputting a first control signal changing at a falling edge of the clock signal and a second control signal in phase opposite to the first control signal; 상기 제어신호 발생부에서 출력되는 제 1, 제 2 제어신호에 따라 상기 제 1 논리 게이트의 출력 타이밍을 조절하는 출력타이밍 조절부와,An output timing controller for adjusting an output timing of the first logic gate according to first and second control signals output from the control signal generator; 상기 제 1, 제 2 제어신호에 따라 상기 출력타이밍 조절부의 제어하에 상기 제 1 논리 게이트의 출력신호를 보상하여 최종적으로 출력하는 신호보상부를 포함하여 구성되는 것을 특징으로 하는 클럭동기신호 제어회로.And a signal compensator for compensating and finally outputting an output signal of the first logic gate under the control of the output timing controller according to the first and second control signals. 제 1 항에 있어서, 상기 제 1 논리 게이트는 노아(NOR)게이트인 것을 특징으로 하는 클럭동기신호 제어회로.2. The clock synchronization signal control circuit of claim 1, wherein the first logic gate is a NOR gate. 제 1 항에 있어서, 상기 신호보상부를 통해 최종적으로 출력되는 신호는 상기 클럭신호의 하강 엣지 시점에서만 변화하는 신호가 되는 것을 특징으로 하는 클럭동기신호 제어회로.The clock synchronizing signal control circuit according to claim 1, wherein the signal finally outputted through the signal compensator becomes a signal that changes only at the falling edge of the clock signal. 제 2 항에 있어서, 상기 노아 게이트 대신에 낸드 게이트를 적용하는 것을 포함함을 특징으로 하는 클럭동기신호 제어회로.3. The clock synchronization signal control circuit according to claim 2, comprising applying a NAND gate instead of the NOR gate. 제 4 항에 있어서, 상기 낸드 게이트를 적용할 경우, 상기 최종적으로 출력되는 신호는 상기 클럭신호의 상승 엣지 시점에서만 변화하는 신호가 되는 것을 특징으로 하는 클럭동기신호 제어회로.The clock synchronizing signal control circuit of claim 4, wherein when the NAND gate is applied, the finally output signal is a signal that changes only at a rising edge of the clock signal. 제 1 항에 있어서, 상기 제어신호 발생부는The method of claim 1, wherein the control signal generator 상기 클럭신호를 일정시간동안 딜레이시키는 딜레이부와,A delay unit for delaying the clock signal for a predetermined time; 상기 딜레이부의 출력을 반전시키는 제 1 인버터와,A first inverter for inverting the output of the delay unit; 상기 제 1 인버터의 출력과 상기 클럭신호를 논리 연산하는 제 2 논리 게이트와,A second logic gate for performing a logic operation on the output of the first inverter and the clock signal; 상기 제 2 논리 게이트의 출력신호를 반전시키는 제 2 인버터와,A second inverter for inverting an output signal of the second logic gate; 상기 제 2 인버터의 출력신호를 반전시키는 제 3 인버터와,A third inverter for inverting the output signal of the second inverter; 상기 제 2 인버터의 출력을 반전시키는 제 4 인버터와,A fourth inverter for inverting the output of the second inverter, 상기 제 4 인버터()의 출력신호를 반전시키는 제 5 인버터를 포함하여 구성되는 것을 특징으로 하는 클럭동기신호 제어회로.And a fifth inverter for inverting the output signal of the fourth inverter (). 제 6 항에 있어서, 상기 제 5 인버터의 출력신호가 제 1 제어신호가 되고, 상기 제 3 인버터의 출력신호가 제 2 제어신호가 되는 것을 특징으로 하는 클럭동기신호 제어회로.The clock synchronizing signal control circuit according to claim 6, wherein the output signal of the fifth inverter becomes a first control signal and the output signal of the third inverter becomes a second control signal. 제 1 항에 있어서, 출력타이밍 조절부는The method of claim 1, wherein the output timing adjustment unit 상기 제 2 제어신호에 의해 선택적으로 전원전압(Vdd)을 출력하는 제 1 트랜지스터와,A first transistor selectively outputting a power supply voltage Vdd according to the second control signal; 상기 제 1 트랜지스터의 출력단에 시리얼하게 연결되고, 상기 제 1 논리 게이트의 출력신호에 의해 제어되는 제 2 트랜지스터와,A second transistor serially connected to an output terminal of the first transistor and controlled by an output signal of the first logic gate; 상기 제 2 트랜지스터에 시리얼하게 연결되며 상기 제 1 논리 게이트의 출력신호에 의해 제어되는 제 3 트랜지스터와,A third transistor serially connected to the second transistor and controlled by an output signal of the first logic gate; 상기 제 1 제어신호에 의해 선택적으로 접지전압(Vss)을 출력하는 제 4 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 클럭동기신호 제어회로.And a fourth transistor for selectively outputting a ground voltage (Vss) by the first control signal. 제 8 항에 있어서, 상기 제 1, 제 2 트랜지스터는 피모스 트랜지스터이고, 상기 제 3, 제 4 트랜지스터는 앤모스 트랜지스터인 것을 특징으로 하는 클럭동기10. The clock synchronization device as claimed in claim 8, wherein the first and second transistors are PMOS transistors, and the third and fourth transistors are NMOS transistors. 제 1 항에 있어서, 상기 신호보상부는The method of claim 1, wherein the signal compensation unit 상기 제 1 제어신호에 의해 선택적으로 전원전압(Vdd)을 출력하는 제 5 트랜지스터와,A fifth transistor for selectively outputting a power supply voltage Vdd according to the first control signal; 상기 제 5 트랜지스터에 시리얼하게 연결되며, 그 출력단이 상기 출력타이밍 조절부의 출력단에 연결되는 제 6 트랜지스터와,A sixth transistor connected in series with the fifth transistor and having an output terminal connected to an output terminal of the output timing controller; 게이트가 상기 제 6 트랜지스터의 게이트와 공통으로 접속되고 상기 제 6 트랜지스터의 출력단에 시리얼하게 연결된 제 7 트랜지스터와,A seventh transistor connected in common with a gate of the sixth transistor and serially connected to an output terminal of the sixth transistor; 상기 제 7 트랜지스터의 출력단에 시리얼하게 연결되며 상기 제 2 제어신호에 의해 접지전압(Vss)을 선택적으로 출력하는 제 8 트랜지스터와,An eighth transistor connected in series with an output terminal of the seventh transistor and selectively outputting a ground voltage Vss by the second control signal; 상기 출력타이밍 조절부의 출력신호를 반전시키며, 그 출력신호가 상기 제 6, 7 트랜지스터의 게이트에 인가되는 제 6 인버터를 포함하여 구성되는 것을 특징으로 하는 클럭동기신호 제어회로.And a sixth inverter which inverts an output signal of the output timing adjusting unit and whose output signal is applied to gates of the sixth and seventh transistors. 제 10 항에 있어서, 상기 제 5, 6 트랜지스터는 피모스 트랜지스터이고, 상기 제 7, 8 트랜지스터는 앤모스 트랜지스터인 것을 특징으로 하는 클럭동기신호 제어회로.11. The clock synchronization signal control circuit according to claim 10, wherein the fifth and sixth transistors are PMOS transistors, and the seventh and eighth transistors are NMOS transistors.
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