KR20000060017A

KR20000060017A - Wayside ATC signaling method for railway vehicles and device for the same

Info

Publication number: KR20000060017A
Application number: KR1019990008018A
Authority: KR
Inventors: 이을재; 조규민; 최정수
Original assignee: 이을재; 이경산전 주식회사
Priority date: 1999-03-11
Filing date: 1999-03-11
Publication date: 2000-10-16
Also published as: KR100320624B1

Abstract

PURPOSE: An ATC signal generating apparatus and a method thereof are provided to prevent signal displacement according to aging of components which can take place in an analog circuit by digitalizing a carrier wave frequency and a code frequency without depending to the hardware when generating velocity signal for automatic driving of an electric train. CONSTITUTION: A microprocessor(10) determines a carrier wave frequency on the basis of a velocity code and a carrier wave frequency (or velocity information) externally input, takes a sine wave pattern of the carrier wave from a sine data memory(30) to calculate a sampling frequency considering a frequency range to be output, then outputs it to a data memory(46) of a digital signal synthesizer(40) through a predetermined treatment, and controls the carrier wave signal and the velocity code synthesis of the digital signal synthesizer(40) while carrying out low frequency modulation of the velocity signal. A program memory(30) stores the sine wave pattern of the carrier wave. The digital signal synthesizer(40) digital synthesize and output the carrier wave and the velocity code controlled by the microprocessor(10). A low-pass filter(60) passes those signals under a certain frequency only among the output signals of a digital/analog converter(50).

Description

전동차용 ＡＴＣ 신호발생 방법 및 장치 {Wayside ATC signaling method for railway vehicles and device for the same}Method and device for generating ATC signal for electric vehicle {Wayside ATC signaling method for railway vehicles and device for the same}

본 발명은 도시형 전기철도차량에서 열차의 속도를 자동으로 제어하기 위해 적용되는 ATC(Automatic Train Control) 또는 ATP(Automatic Train Protection) 장치를 위해 간단하면서도 효과적으로 속도 제어용 지상신호를 발생 할 수 있는 방법 및 장치에 관한 것이다.The present invention is a method and apparatus for generating a ground signal for speed control simply and effectively for an ATC (Automatic Train Control) or ATP (Automatic Train Protection) device that is applied to automatically control the speed of a train in an urban electric railway vehicle. It is about.

대도시의 주요한 운송수단으로 전기철도 차량에 관한 기대가 한층 더 관심을 집중시키고 있다. 이미 자동차의 수요가 도로의 수용여건을 크게 초과하여 도심에서는 물론 교외에서도 차량의 정체로 인한 경제적인 손실이 심각한 상황에 이르고 있다. 이에 따라 수도권뿐만 아니라 인구밀도가 높은 지방의 대도시에도 신규 전기철도차량의 도입이 적극 검토되고 있으며 시스템운영의 극대화를 위한 여러 가지 방식 즉, 노선간의 연계, 경량전철의 도입, 고속철도와 자기부상열차의 실용화에 관한 연구가 활발하게 진행되고 있다.Expectations for electric rail vehicles as a major means of transportation in larger cities are drawing more attention. The demand for automobiles has already exceeded the acceptance of roads, and the economic loss caused by the congestion of vehicles in urban centers and suburbs is serious. As a result, the introduction of new electric railway vehicles is being actively considered not only in the metropolitan area but also in large cities with high population density, and various methods for maximizing the system operation, such as linkage between lines, introduction of lightweight trains, high-speed rail and maglev trains, etc. Research on commercialization is being actively conducted.

전동차의 운행에 관련된 신호분야는 크게 차상 시스템과 지상 시스템으로 분류할 수 있다. 차상 시스템은 열차의 과속으로 인한 사고를 미연에 방지하기 위한 ATC 장치 혹은 ATP 장치와 역간의 자동운행을 위한 ATO(Automatic Train Operation) 장치 및 차량과 지상간의 양방향 통신을 담당하는 TWC(Train to Wayside Communication) 장치 등으로 구성된다. 지상 시스템은 열차의 능률적인 제어를 목적으로 하는 CTC(Central Train Control) 장치, 선로상의 열차위치 추적을 위한 AF(Audio frequency) 궤도 신호장치, 열차의 속도제한을 위한 ATC 속도신호 발생장치, 열차의 ATO 운전을 위한 정보교환에 사용되는 TWC 장치 및 신호기나 전철기 등의 자동조작을 위한 자동연동장치 등으로 이루어진다.Signal fields related to the operation of electric vehicles can be classified into vehicle systems and ground systems. The onboard system is an ATC device to prevent accidents due to speeding of trains, or an ATO (Automatic Train Operation) device for automatic operation between ATP devices and stations, and TWC (Train to Wayside Communication), which is responsible for two-way communication between the vehicle and the ground. ) Device and the like. The ground system is a central train control (CTC) device for efficient control of trains, an audio frequency (AF) track signal device for tracking train positions on tracks, an ATC speed signal generator for speed limiting of trains, It consists of a TWC device used for information exchange for ATO operation, and an automatic linkage device for automatic operation of signals and trains.

한편, 운행 중 열차의 속도는 지상의 조건에 따라 수시로 제한 속도가 바뀌게 되며 열차는 지상의 속도신호를 수신하여 정해진 제한속도를 초과할 수 없도록 되어 있다. 이러한 열차 제한 속도신호는 일정한 구간마다 설치되어 있는 기계신호실에서 제어하도록 되어 있으며 각 기계신호실은 운행 사령실의 통제를 받도록 되어 있다. 제한 속도 제어용 지상신호는 속도신호 및 반송파 신호로 구성되며 속도 단계의 종류에 따라 많게는 약 20 종류 정도까지의 속도 코드 신호 (speed code signal)가 사용되며 반송파 (carrier signal)는 1∼2 종류가 사용되는 것이 일반적이다.On the other hand, the speed of the train during operation changes the speed limit from time to time according to the ground conditions, the train is not to exceed the specified speed limit by receiving the speed signal of the ground. The speed limit signal of the train is controlled by a machine signal room installed at a certain section, and each machine signal room is controlled by a driving command room. The ground signal for speed limit control is composed of speed signal and carrier signal. Up to 20 kinds of speed code signals are used depending on the type of speed step. Carrier signal is used in one or two types. It is common to be.

도 1은 열차의 속도 제한을 위해 사용되는 일반적인 지상 속도신호 발생장치를 개략적으로 나타낸 것이다. 그 구성은 도면에 나타난 바와 같이 각각의 반송파 신호 발생을 위한 반송파 발생장치와 속도신호 발생을 위한 속도신호 발생장치를 군 형태로 사용하고 있다. 각각의 속도신호 발생장치의 출력은 계전기의 접점을 경유하여 분배되며 아날로그 변조회로를 사용하여 1개 이상의 반송파 신호와 곱해져서 진폭 변조(amplitude modulation: AM)된다. 변조된 신호는 다시 열차의 위치 검지를 위한 AF 궤도회로의 신호와 합성되며 출력 임피던스 정합부를 거쳐 열차궤도에 출력되게 된다.Figure 1 schematically shows a general ground speed signal generator used for the speed limit of the train. As shown in the figure, a carrier generator for generating each carrier signal and a speed signal generator for generating a speed signal are used in a group form. The output of each speed signal generator is distributed via the contacts of the relay and multiplied by one or more carrier signals using an analog modulation circuit for amplitude modulation (AM). The modulated signal is again combined with the signal of the AF track circuit for detecting the position of the train and output to the train track through an output impedance matching unit.

하지만 이러한 방법에서는 열차의 속도를 제어하기 위한 각각의 속도신호 발생을 위해 해당 속도신호의 수만큼 신호 발생장치와 반송파 신호 발생장치가 필요할 뿐 만 아니라 신호의 변조를 위한 진폭변조회로 및 신호의 분배를 위한 다수개의 계전기와 제어를 위한 별도의 제어회로가 필요하게 되어 전체적인 시스템의 규모가 매우 커지게 된다. 또한 반송파 발생장치와 속도신호 발생장치가 아날로그 형태로 되어 있어서 부품의 노화에 따른 특성의 변화가 발생하며, 주기적인 점검 및 조정 (tuning)이 필요하게 되어 유지보수가 어려운 단점을 가지고 있다.However, this method requires not only signal generators and carrier signal generators, but also amplitude modulation circuits and signal distribution to modulate the signals to generate the respective speed signals for controlling the speed of the train. The need for multiple relays and separate control circuits for control makes the overall system very large. In addition, since the carrier generator and the speed signal generator are in the form of analog, changes in characteristics due to aging of components occur, and maintenance and tuning are difficult due to the need for periodic inspection and tuning.

상기와 같은 문제점을 해결하기 위한 본 발명은 각각의 반송파 발생장치 및 속도신호 발생장치와 변조회로, 계전기 회로 및 제어회로를 디지털화시켜서 ATC 지상신호발생 장치의 구조를 단순화함과 동시에 신호의 발생 방식을 컴퓨터 연산에 의한 디지털 방식을 적용함으로써 종래 아날로그 장치에서의 문제점인 부품의 노화에 따른 특성의 변화를 방지할 수 있는 ATC 신호발생 방법 및 장치를 제공하는데 그 목적이 있다.In order to solve the above problems, the present invention simplifies the structure of the ATC terrestrial signal generator and the signal generation scheme by digitizing each of the carrier generator, the speed signal generator, the modulation circuit, the relay circuit, and the control circuit. It is an object of the present invention to provide a method and apparatus for generating ATC signals capable of preventing a change in characteristics due to aging of a component, which is a problem in a conventional analog device by applying a digital method using a computer operation.

도 1은 열차 속도 제한을 위해 사용되는 일반적인 속도신호 발생장치의 개략도1 is a schematic diagram of a general speed signal generator used for train speed limiting

도 2는 본 발명의 실시예에 따른 ATC 신호발생 장치의 구성 블록도2 is a block diagram illustrating an ATC signal generator according to an embodiment of the present invention.

도 3은 도 2의 디지털 신호 합성기의 세부 구성 블록도3 is a detailed block diagram of the digital signal synthesizer of FIG.

도 4는 본 발명의 실시예에 따른 ATC 속도신호 발생과정을 보인 흐름도4 is a flowchart illustrating a process of generating an ATC speed signal according to an embodiment of the present invention.

도 5는 반송파 주파수 5525Hz, 코드 주파수 27.5Hz인 경우의 본 발명에 따른 ATC 속도신호의 파형도5 is a waveform diagram of an ATC speed signal according to the present invention when the carrier frequency 5525 Hz and the code frequency 27.5 Hz

도 6은 본 발명에 따른 ATC 속도신호 전압/전류 파형도Figure 6 is an ATC speed signal voltage / current waveform diagram according to the present invention

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 마이크로프로세서 20 : 프로그램 메모리10 microprocessor 20 program memory

30 : 사인 데이터 메모리 40 : 디지털 신호 합성기30: sign data memory 40: digital signal synthesizer

41 : 분주기 42, 47 : 3상태 버퍼41: dispenser 42, 47: tri-state buffer

43 : 자동적재 카운터 44 : 멀티플렉서43: automatic loading counter 44: multiplexer

45 : D 플립플롭 46 : 데이터 메모리45: D flip-flop 46: data memory

50 : 디지털/아날로그 변환기 60 : 저역통과 여파기50: digital-to-analog converter 60: lowpass filter

70 : 증폭기70: amplifier

상기와 같은 목적을 달성하기 위한 본 발명은 종래의 방식에서와는 달리 각각의 속도신호와 반송파 신호 발생을 위한 별도의 하드웨어가 존재하지 않으며 마이크로프로세서를 이용하여 출력해야 할 신호를 소프트웨어적으로 연산하고 변조시킨 후 이를 디지털/아날로그 변환기에 출력하는 것을 특징으로 한다. 따라서 아날로그 방식에서는 회로기판을 교체하거나 회로를 수정해야만 가능한 신호의 변경 및 추가가 소프트웨어의 변경만으로 간단히 이루어지게 되는 장점을 갖는다.According to the present invention for achieving the above object, there is no separate hardware for generating each speed signal and carrier signal, unlike in the conventional method, and software for calculating and modulating the signal to be output by using a microprocessor. After that, it is output to a digital-to-analog converter. Therefore, the analog method has the advantage that the change and addition of a signal that can be performed only by replacing the circuit board or modifying the circuit can be made simply by changing the software.

본 발명의 다른 특징은 저가의 마이크로프로세서를 이용하는 경우에도 상기의 목적이 달성될 수 있도록 신호의 발생부분을 디지털적으로 합성하는 간단한 디지털 신호 합성기를 이용하여 열차의 속도신호를 발생시키도록 하는 것이다.Another feature of the present invention is to generate a speed signal of a train by using a simple digital signal synthesizer which digitally synthesizes a signal generating portion so that the above object can be achieved even when using a low cost microprocessor.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다. 도 2는 본 발명의 실시예에 따른 ATC 신호발생 장치의 구성 블록도이고, 도 3은 도 2의 디지털 신호 합성기의 구성을 나타낸 블록도이다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail. FIG. 2 is a block diagram illustrating an ATC signal generator according to an exemplary embodiment of the present invention, and FIG. 3 is a block diagram illustrating a configuration of the digital signal synthesizer of FIG. 2.

도 3에 도시된 바와 같이 본 발명에 따른 ATC 신호발생 장치는 외부에서 입력되는 속도코드 및 반송 주파수에 의거하여 반송파 주파수를 결정하고, 반송파의 사인파 패턴을 사인 데이터 메모리(30)로부터 가져와 출력해야 할 주파수의 범위를 고려하여 샘플링 주파수를 계산한 후, 소정의 처리를 거쳐 디지털 신호 합성기(digital signal synthesizer : 40)의 데이터 메모리(46)로 출력하며, 디지털 신호 합성기(40)의 반송파 신호와 속도코드 합성을 전반적으로 제어하는 한편 속도신호의 저주파 변조를 수행하는 마이크로프로세서(10)와, 상기 마이크로프로세서(10)의 운용 프로그램이 저장되어 있는 프로그램 메모리(20)와, 반송파의 사인파 패턴을 저장하고 있는 사인 데이터 메모리(30)와, 상기 마이크로프로세서(10)의 제어로 반송파 신호와 속도코드를 디지털 합성하여 출력하는 디지털 신호 합성기(40)와, 상기 디지털 신호 합성기(40)의 출력을 아날로그 변환하는 디지털/아날로그 변환기(50)와, 상기 디지털/아날로그 변환기(50)의 출력 신호 중 일정 주파수 이하의 신호만을 통과시키는 저역통과 여파기(60) 및 상기 마이크로프로세서(10)의 제어로 상기 저역통과 여파기(60)에서 입력되는 신호를 증폭 출력하는 증폭기(70)로 구성된다.As shown in FIG. 3, the ATC signal generating apparatus according to the present invention determines a carrier frequency based on an externally input speed code and carrier frequency, and outputs a sine wave pattern of a carrier from a sine data memory 30. The sampling frequency is calculated in consideration of the frequency range, and is then output to the data memory 46 of the digital signal synthesizer 40 through a predetermined process. The carrier signal and the speed code of the digital signal synthesizer 40 are then output. A microprocessor 10 which controls overall synthesis and performs low frequency modulation of a speed signal, a program memory 20 in which an operating program of the microprocessor 10 is stored, and a sine wave pattern of a carrier wave. Digital synthesis of the carrier signal and the rate code is performed under the control of the sign data memory 30 and the microprocessor 10. Among the output signals of the digital signal synthesizer 40, the digital / analog converter 50 for analog-converting the output of the digital signal synthesizer 40, and the output signals of the digital / analog converter 50, only signals having a predetermined frequency or less It consists of a low pass filter 60 to pass through and an amplifier 70 for amplifying and outputting a signal input from the low pass filter 60 under the control of the microprocessor 10.

또한 상기 디지털 신호 합성기(40)는 공급주파수로부터 적절한 샘플링 주파수를 하기의 자동적재 카운터(43)에 출력하는 분주기(41)와, 상기 마이크로프로세서(10)의 제어로 마이크로프로세서(10)와 데이터 메모리(46)간 데이터 버스를 온/오프 스위칭 하는 3상태 버퍼(42)와, 상기 마이크로프로세서(10)에서 제공하는 초기계수값을 이용하여 반송파의 1주기 파형 정보의 출력에 필요한 데이터 메모리(46)의 번지를 제공하는 자동적재 카운터(auto-reloaded counter : 43)와, 제어신호에 의해 상기 자동적재 카운터(43)의 출력 또는 마이크로프로세서(10)에서 직접 입력되는 번지정보를 선택적으로 데이터 메모리(46)에 출력하는 멀티플렉서(44)와, 반송파 주파수의 변경에 의해 새로운 1주기 시작되는 경우에 데이터 메모리(46)의 반송파의 1주기 파형 정보가 저장된 메모리 블록의 정보를 제공하는 D 플립플롭(45)과, 상기 멀티플렉서(44)와 D 플립플롭(45)에 의해 공급되는 번지에 데이터 버스상의 반송파 파형 정보를 저장하거나 저장된 반송파 파형 정보를 출력하는 읽기/쓰기가 가능한 데이터 메모리(46) 및 상기 마이크로프로세서(10)에서 출력하는 속도코드에 의해 온/오프 스위칭 되어 데이터 메모리(46)에서 출력되는 반송파와 속도코드가 합성되도록 하는 3상태 버퍼(47)를 포함하여 구성된다.In addition, the digital signal synthesizer 40 outputs an appropriate sampling frequency from the supply frequency to the following automatic loading counter 43, and the microprocessor 10 and data under the control of the microprocessor 10. The tri-state buffer 42 for switching the data bus between the memories 46 on and off, and the data memory 46 for outputting one cycle waveform information of the carrier using the initial coefficient value provided by the microprocessor 10. An auto-reloaded counter (43) for providing a street address of the number; and the address information directly input from the output of the automatic loading counter (43) or the microprocessor (10) by a control signal. A multiplexer 44 output to 46) and a memory block in which one cycle of waveform information of the carrier of the data memory 46 is stored when a new one cycle is started due to a change of the carrier frequency. Read / write for storing carrier waveform information on the data bus or outputting stored carrier waveform information at a address supplied by the D flip-flop 45 and the address supplied by the multiplexer 44 and the D flip-flop 45. The three-state buffer 47 is switched on / off by the writeable data memory 46 and the speed code output from the microprocessor 10 so that the carrier wave and the speed code output from the data memory 46 are synthesized. It is configured to include.

상기 마이크로프로세서(10)와 디지털 신호 합성기(30)는 하나의 DSP(Digital Signal Processor)로 구현할 수도 있다.The microprocessor 10 and the digital signal synthesizer 30 may be implemented by one digital signal processor (DSP).

상기와 같은 구성을 갖는 본 발명의 ATC 신호발생 장치의 동작을 설명하면 다음과 같다.Referring to the operation of the ATC signal generating device of the present invention having the configuration as described above are as follows.

ATC 신호발생 장치는 사인파(sine wave) 형태의 속도신호 출력이 요구되므로 마이크로프로세서(10)는 외부(예: 중앙 사령실)로부터 속도코드 및 반송 주파수가 입력되면 먼저 반송파 주파수를 결정하는데, 경우에 따라서는 외부에서 속도코드 및 반송 주파수가 각각 입력되는 것이 아니라 단지 속도정보, 즉 속도코드만 입력되고 그에 따른 코드 주파수와 반송 주파수는 미리 규약된 일정값으로 마이크로프로세서(10)에서 결정할 수 있다.Since the ATC signal generator requires a sine wave-type speed signal output, the microprocessor 10 first determines a carrier frequency when a speed code and a carrier frequency are input from the outside (for example, a central command room). The speed code and the carrier frequency are not input from the outside, respectively, but only the speed information, that is, the speed code is input, and the code frequency and the carrier frequency may be determined by the microprocessor 10 at a predetermined value.

반송파 주파수가 결정되면 마이크로프로세서(10)는 사인 데이터 메모리(30)에서 그에 해당하는 파형 패턴 데이터를 가져온 다음, 출력해야 할 주파수의 범위를 고려하여 샘플링 주파수를 계산한다. 상기 사인 데이터 메모리(30)에 저장된 반송파의 파형 데이터는 마이크로프로세서(10)의 내부 메모리에 저장될 수도 있으며, 경우에 따라서는 마이크로프로세서(10)에 의해 직접 연산될 수도 있다.When the carrier frequency is determined, the microprocessor 10 calculates a sampling frequency in consideration of a range of frequencies to be output, after obtaining corresponding waveform pattern data from the sine data memory 30. The waveform data of the carrier wave stored in the sine data memory 30 may be stored in the internal memory of the microprocessor 10, and in some cases, may be directly calculated by the microprocessor 10.

이 후 연산에 의하여 해당 신호가 부드럽게 연결되도록 데시메이션 (decimation) 혹은 인터폴레이션(interpolation)을 수행한다. 연산된 결과는 마이크로프로세서(10)의 데이터 버스(data-bus)를 통해 디지털 신호 합성기(40)의 데이터 메모리(46)에 저장된다.After that, decimation or interpolation is performed to smoothly connect the corresponding signals by operation. The calculated result is stored in the data memory 46 of the digital signal synthesizer 40 via the data bus of the microprocessor 10.

데이터 메모리(46)에 저장되는 과정을 상세하게 설명하면, 마이크로프로세서(10)는 디지털 신호 합성기(40)의 3상태 버퍼(42)를 온상태로 전환시키고, 데이터가 저장될 메모리의 하위번지는 멀티플렉서(44)를 통해 선택신호와 함께 직접 제공하고, 상위번지인 메모리 블록은 D 플립플롭(45)에 의해 제공되어, 데이터 버스 상의 데이터는 데이터 메모리(46)의 지정된 메모리 블록의 번지에 저장된다.In detail, the process stored in the data memory 46 will be described in detail. The microprocessor 10 switches the three-state buffer 42 of the digital signal synthesizer 40 to an on state, and the lower address of the memory in which data is to be stored. The memory block, which is provided directly with the selection signal through the multiplexer 44, is provided by the D flip-flop 45 so that data on the data bus is stored at the address of the designated memory block of the data memory 46. .

이와 같이 데이터 메모리(46)에 반송파의 1주기 파형 데이터가 저장된 후의 디지털 신호 합성기(40)의 동작에 대하여 상세히 설명하면 다음과 같다.The operation of the digital signal synthesizer 40 after the one cycle waveform data of the carrier is stored in the data memory 46 will be described in detail as follows.

디지털 신호 합성기(40)는 주기성을 갖는 임의의 신호를 출력할 수 있도록 설계되었으며 14Bit의 주파수 분해능을 갖고 있다. 또한 디지털 신호 합성기(40)의 데이터 메모리(46)는 몇 개의 서로 다른 주파수의 데이터를 저장하기 위한 메모리 블록을 가지고 있으며 여기에 저장된 데이터들은 각각의 해당 반송파 신호로 출력되게 된다. 각 메모리 블록에 저장될 데이터는 사인파의 한 주기에 해당하는 샘플값들로 주파수에 따라 데이터의 길이(양)가 서로 다르다. 이는 공급주파수로부터 해당 샘플링 주파수를 선정하는 방식이 메모리 블록의 크기를 고려하여 최적의 데이터 길이가 얻어질 수 있도록 샘플링 주파수의 종류를 몇 개로 고정하기 때문이다. 각각의 데이터 블록은 한 개의 읽기/쓰기 전용 메모리(예: SRAM)를 분할하여 사용하는데 하위 번지는 데이터의 출력에 할당하고 상위 번지는 메모리 블록의 선택에 할당함으로써 여러 개의 신호 데이터를 하나의 메모리를 사용하여 간단하게 저장하는 것이 가능하다. 각 주파수에 해당하는 데이터의 길이가 가변되므로 메모리의 하위 번지에 연결되어 있는 자동적재 카운터(43)의 계수입력값은 마이크로프로세서(10)로부터 제공된다.The digital signal synthesizer 40 is designed to output an arbitrary signal having periodicity and has a frequency resolution of 14Bit. In addition, the data memory 46 of the digital signal synthesizer 40 has a memory block for storing data of several different frequencies, and the data stored therein are output as respective carrier signals. Data to be stored in each memory block is sample values corresponding to one period of a sine wave, and the length (amount) of the data differs according to frequency. This is because the method of selecting the corresponding sampling frequency from the supply frequency fixes the number of types of sampling frequencies in order to obtain an optimal data length in consideration of the size of the memory block. Each data block divides one read / write-only memory (e.g., SRAM), with the lower address assigned to the output of the data and the upper address assigned to the selection of the memory block. It is possible to save simply by using. Since the length of data corresponding to each frequency is variable, the coefficient input value of the automatic loading counter 43 connected to the lower address of the memory is provided from the microprocessor 10.

본 발명의 실시예에서는 2개의 반송파 주파수를 갖는 경우로 메모리 블록을 2개(즉, A₁₂=0 또는 1)만 이용하였으나, 필요에 따라 메모리의 크기를 증가시킴으로써 메모리 블록의 수는 쉽게 증가시킬 수 있다. 이 때 메모리 블록의 지정은 별도의 래치회로(즉 D-플립플롭)를 추가하여 마이크로프로세서(10)에서 제어하면 된다.In the embodiment of the present invention, only two memory blocks (that is, A ₁₂ = 0 or 1) are used as two carrier frequencies, but the number of memory blocks can be easily increased by increasing the size of the memory as needed. Can be. In this case, the designation of the memory block may be controlled by the microprocessor 10 by adding a separate latch circuit (ie, a D-flip flop).

이하, 첨부된 도 4의 흐름도를 참조하여 본 발명의 실시예에 따른 ATC 속도신호 발생과정을 상세하게 설명한다.Hereinafter, an ATC speed signal generation process according to an embodiment of the present invention will be described in detail with reference to the flowchart of FIG. 4.

ATC 속도신호 발생은 크게 반송파의 주파수에 따른 파형 패턴 데이터를 반송파의 수만큼 디지털 신호 합성기(40)의 데이터 메모리(46)에 저장하는 제1과정과, 디지털 신호 합성기(40)를 제어하여 데이터 메모리(46)에 저장되어 있는 반송파의 1주기 파형 데이터를 속도코드와 합성하고 저주파 변조하여 디지털/아날로그 변환기(50)에 출력하는 제2과정으로 나뉘어진다.The generation of the ATC speed signal includes a first process of storing the waveform pattern data according to the frequency of the carrier in the data memory 46 of the digital signal synthesizer 40 as much as the number of carriers, and controlling the digital signal synthesizer 40 to control the data memory. The second cycle of synthesizing one cycle waveform data of the carrier stored in 46 with the speed code, modulating the low frequency, and outputting the low frequency modulated data to the digital-to-analog converter 50 is performed.

제1과정에서는 먼저, 마이크로프로세서(10)는 외부에서 속도코드와 반송파 주파수가 입력되면 먼저 반송파의 주파수를 결정한다(S100, S101).In the first process, first, when the speed code and the carrier frequency are input from the outside, the microprocessor 10 first determines the frequency of the carrier (S100 and S101).

각 반송파의 주파수가 결정되면 주파수의 범위를 고려하여 샘플링 주파수를 어느 정도로 할 것인가를 결정하고, 샘플링 주파수가 결정되면 디지털 신호 합성기(40) 내의 분주기(41)의 입력을 선택하여 공급주파수로부터 적절한 샘플링 주파수가 출력되어 자동적재 카운터(43)에 제공되도록 한다(S102). 본 발명에서 디지털 신호 합성기(40)에 제공되는 공급주파수를 4MHz로 하면 약 500kHz에서 122Hz까지의 사용자가 원하는 임의의 주기파형을 발생시킬 수 있다.When the frequency of each carrier is determined, it is determined how much the sampling frequency is to be considered in consideration of the frequency range.If the sampling frequency is determined, the input of the divider 41 in the digital signal synthesizer 40 is selected to select an appropriate frequency from the supply frequency. The sampling frequency is output and provided to the automatic loading counter 43 (S102). In the present invention, if the supply frequency provided to the digital signal synthesizer 40 is 4 MHz, any periodic waveform desired by a user from about 500 kHz to 122 Hz can be generated.

다음에 사인 데이터 메모리(30)로부터 데이터를 가져와 샘플링 주파수를 고려한 데이터의 데시메이션 혹은 인터폴레이션을 수행하여 디지털 신호 합성기(40)의 데이터 메모리(46)에 저장시킨다(S103, S104). 단계 S103 및 S104는 반송파의 1주기 데이터가 모두 저장될 때까지 계속된다(S105). 하나의 반송파에 대한 1주기 데이터의 저장이 완료되면 또 다른 반송파 데이터에 대하여도 상기 단계 S101∼S105를 반복함으로써 반송파의 수만큼 데이터 메모리(46)에 저장시킨다(S106).Next, the data is taken from the sine data memory 30 and decimated or interpolated in consideration of the sampling frequency to be stored in the data memory 46 of the digital signal synthesizer 40 (S103 and S104). Steps S103 and S104 continue until all the one period data of the carrier is stored (S105). When the storage of one period of data for one carrier is completed, the steps S101 to S105 are repeated for another carrier data and stored in the data memory 46 by the number of carriers (S106).

제2과정에서, 마이크로프로세서(10)는 각 반송파의 데이터를 전송하는 동안 내부 메모리에 각 반송파의 샘플 데이터 길이를 기록하는데 이 값들은 전송이 완료된 후 특정 반송파를 출력시킬 때 자동적재 카운터(43)의 계수 입력값으로 사용된다. 자동적재 카운터(43)는 데이터의 한 주기에 해당하는 데이터를 출력하기 위한 디지털 신호 합성기(40)의 데이터 메모리(46)의 하위 번지 신호를 공급하는데 사용되며 한 주기의 데이터가 출력되면 자동적으로 계수초기값을 읽어 들여 새로운 주기의 데이터가 출력되도록 되어 있다.In the second process, the microprocessor 10 records the sample data length of each carrier in the internal memory while transmitting the data of each carrier, and these values are automatically loaded when the specific carrier is output after the transmission is completed. Used as the coefficient input value of. The automatic loading counter 43 is used to supply the low address signal of the data memory 46 of the digital signal synthesizer 40 for outputting data corresponding to one cycle of data, and counts automatically when one cycle of data is output. It reads the initial value and outputs new cycle data.

따라서, 반송파의 수만큼 데이터 저장이 완료되면, 마이크로프로세서(10)는 반송파의 주파수가 변경되었는지를 판단하여 반송파의 주파수가 변경되었으면 자동적재 카운터(43)의 카운터 입력과 D 플립플롭(45)의 입력을 변경한다(S108). 이에 대한 상세한 것은 후술하기로 한다.Therefore, when data storage is completed by the number of carriers, the microprocessor 10 determines whether the frequency of the carrier has changed, and if the frequency of the carrier has changed, the counter input of the automatic loading counter 43 and the D flip-flop 45 Change the input (S108). Details thereof will be described later.

그러나 반송파의 주파수가 변경되지 않았으면 자동적재 카운터(43)가 제공하는 하위 번지 및 D 플립플롭(45)이 제공하는 메모리 블록에 해당하는 데이터 메모리(46)의 데이터를 디지털/아날로그 변환기(50)에 출력하는데, 이때 3상태 버퍼(47)는 마이크로프로세서(10)에서 출력하는 속도 코드에 의해 온/오프 스위칭 되어 반송파를 속도 코드와 합성하여 디지털/아날로그 변환기(50)에 출력되도록 하는데, 이 때 마이크로프로세서(10)는 3상태 버퍼(47)의 온/오프 스위칭 주기를 제어함으로써 속도신호의 저주파 변조를 수행한다(S109, S110).However, if the frequency of the carrier has not changed, the digital / analog converter 50 converts the data of the data address 46 corresponding to the lower address provided by the automatic loading counter 43 and the memory block provided by the D flip-flop 45. In this case, the tri-state buffer 47 is switched on and off by the speed code output from the microprocessor 10 so that the carrier is combined with the speed code and output to the digital / analog converter 50. The microprocessor 10 performs low frequency modulation of the speed signal by controlling the on / off switching cycle of the tri-state buffer 47 (S109 and S110).

속도신호는 주파수가 매우 낮고(약 2Hz ~ 30Hz), 여기서 의미하는 저주파 변조라 함은 저주파 한 주기 동안 50%는 On 상태를, 50%는 Off 상태를 유지하는 것을 의미한다. 따라서 마이크로프로세서(10)는 코드 주파수를 시간으로 환산하여 On 기간동안에는 반송파가 출력되도록 3상태 버퍼(47)를 제어하고 Off 기간동안에는 반송파가 없도록 3상태 버퍼(47)를 제어함으로써 저주파 변조를 수행한다.The speed signal has a very low frequency (about 2Hz to 30Hz), and the low frequency modulation means that 50% is on and 50% is off during one low frequency period. Therefore, the microprocessor 10 performs the low frequency modulation by converting the code frequency into time, controlling the tri-state buffer 47 so that the carrier is output during the on period, and controlling the tri-state buffer 47 so that there is no carrier during the off period. .

x1(t)는 코드주파수 신호, x2(t)는 반송파 주파수 신호, x0(t)는 출력신호일 때 AM 변조 방식의 경우 x0(t) = x1(t) × x2(t) 이다.When x1 (t) is a code frequency signal, x2 (t) is a carrier frequency signal, and x0 (t) is an output signal, x0 (t) = x1 (t) x x2 (t) in the AM modulation scheme.

1주기의 데이터 출력이 완료되면 다시 단계 S107로 이행하여 반송파의 변경 여부를 판단한다. 1주기의 데이터 출력 완료 여부는 자동적재 카운터(43)가 입력된 계수값에 대해 최종 카운트하는 경우 발생되는 인터럽트를 인식함으로써 가능하다.When data output in one cycle is completed, the process proceeds to step S107 again to determine whether the carrier is changed. Whether or not the data output of one cycle is completed is possible by recognizing the interrupt which occurs when the automatic loading counter 43 finally counts the input count value.

여기서, 하나의 반송파 신호가 발생되고 있는 중에 다른 반송파로 변경되는 경우, 즉 반송파 신호가 교체되어야 하는 경우를 상세하게 설명한다.Here, the case where the carrier signal is changed to another carrier while the carrier signal is being generated, that is, when the carrier signal needs to be replaced, will be described in detail.

먼저 마이크로프로세서는 디지털/아날로그 변환기(50)의 동작을 일시적으로 정지시킨 후 자동적재 카운터(43)의 계수초기값을 새로운 반송파에 해당되는 값으로 변경한다. 다음에 D 플립플롭(45)에 데이터 메모리(46)의 상위번지를 변경하는 데이터를 출력하여 새로운 반송파의 데이터 블록이 선택되도록 한다. 선택이 완료되면 디지털/아날로그 변환기(50)를 다시 동작시킴으로써 반송파의 변경이 완료되며 이때까지 소요되는 시간은 수 usec에서 수십 usec가 된다(S108).First, the microprocessor temporarily stops the operation of the digital-to-analog converter 50 and then changes the initial count of the automatic loading counter 43 to a value corresponding to a new carrier. Next, data for changing the upper address of the data memory 46 is output to the D flip-flop 45 so that the data block of the new carrier is selected. When the selection is completed, the carrier is changed by operating the digital-to-analog converter 50 again, and the time required up to this time is several usec to tens of usec (S108).

자동적재 카운터(43)의 계수초기값을 변경한 후에는 단계 S109 및 S110을 수행하여 디지털/아날로그 변환기(50)에 반송파를 속도 코드와 합성하여 출력하는데, 이때 마이크로프로세서(10)의 제어에 의하여 저주파 신호로 변조되며 저역통과 여파기(70)를 거쳐 증폭기(80)에서 적절하게 증폭된 다음 출력된다.After changing the counting initial value of the automatic loading counter 43, steps S109 and S110 are performed to synthesize the carrier wave with the speed code to the digital-to-analog converter 50, and under the control of the microprocessor 10 The signal is modulated into a low frequency signal and properly amplified by the amplifier 80 via a low pass filter 70 and then output.

도 5는 본 발명에 따른 ATC 속도신호의 파형도로서, 반송파 주파수 5525Hz, 코드 주파수 27.5Hz인 경우를 나타낸 것이고, 도 6은 본 발명에 따른 ATC 속도신호 전압/전류 파형도로서 (a)는 단자전압 파형을 나타낸 것이고, (b)는 궤도 전류 파형을 나타낸 것이다.FIG. 5 is a waveform diagram of an ATC speed signal according to the present invention, showing a case of a carrier frequency of 5525 Hz and a code frequency of 27.5 Hz, and FIG. 6 is an ATC speed signal voltage / current waveform diagram according to the present invention. The voltage waveform is shown, and (b) shows the orbital current waveform.

상술한 바와 같이 본 발명을 바람직한 실시예를 들어 설명하였지만, 본 발명은 이에 한정되지 아니하며 본 발명의 기술적 사상을 벗어나지 않는 범위에서 다양한 한정이나 부가, 수정 등을 가하여 본 발명을 여러 가지 다양한 형태로 구체화할 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다.As described above, the present invention has been described with reference to preferred embodiments, but the present invention is not limited thereto and the present invention is embodied in various forms by adding various limitations, additions, modifications, and the like without departing from the technical spirit of the present invention. It is obvious to those skilled in the art to which the present invention pertains.

상술한 바와 같이 본 발명은 전동차의 자동운전을 위해 속도신호를 발생시킬 때 반송파 주파수와 코드 주파수를 아날로그 하드웨어에 의존하여 발생시키지 않고 디지털화함으로써 아날로그 회로에서 일어날 수 있는 부품의 노화에 따른 신호의 변화가 발생하지 않는 효과가 있다.As described above, according to the present invention, when a speed signal is generated for the automatic operation of an electric vehicle, the carrier frequency and the code frequency are digitized without being generated depending on the analog hardware. There is an effect that does not occur.

또한 단지 소프트웨어의 변경만으로 반송파 주파수와 코드 주파수를 쉽게 변경이 가능하므로 종래의 복잡한 시스템의 구성을 단순화할 수 있고 유지 및 보수가 용이해지는 장점이 있다.In addition, since the carrier frequency and the code frequency can be easily changed only by changing the software, the configuration of the conventional complex system can be simplified and the maintenance and repair are easy.

Claims

전동차의 속도를 자동으로 제어하기 위한 ATC 신호발생 장치에 있어서,In the ATC signal generator for automatically controlling the speed of the electric vehicle,

외부에서 입력되는 속도 코드 및 반송 주파수(또는 속도정보)에 의거하여 반송파 주파수를 결정하고, 반송파의 사인파 패턴을 사인 데이터 메모리(30)로부터 가져와 출력해야 할 주파수의 범위를 고려하여 샘플링 주파수를 계산한 후, 소정의 처리를 거쳐 디지털 신호 합성기(40)의 데이터 메모리(46)로 출력하며, 디지털 신호 합성기(40)의 반송파 신호와 속도코드 합성을 전반적으로 제어하는 한편 속도신호의 저주파 변조를 수행하는 마이크로프로세서(10)와;The carrier frequency is determined based on a speed code and a carrier frequency (or speed information) input from the outside, and the sampling frequency is calculated by taking the sine wave pattern of the carrier from the sine data memory 30 in consideration of the range of frequencies to be output. After the predetermined process, the digital signal synthesizer 40 is output to the data memory 46 of the digital signal synthesizer 40, and the low frequency modulation of the speed signal is performed while controlling the overall synthesis of the carrier signal and the speed code of the digital signal synthesizer 40. A microprocessor 10;

상기 마이크로프로세서(10)의 운용 프로그램이 저장되어 있는 프로그램 메모리(20)와;A program memory 20 in which an operating program of the microprocessor 10 is stored;

반송파의 사인파 패턴을 저장하고 있는 사인 데이터 메모리(30)와;A sine data memory 30 storing sine wave patterns of carriers;

상기 마이크로프로세서(10)의 제어로 반송파 신호와 속도코드를 디지털 합성하여 출력하는 디지털 신호 합성기(40)와;A digital signal synthesizer 40 for digitally synthesizing a carrier signal and a speed code under the control of the microprocessor 10;

상기 디지털 신호 합성기(40)의 출력을 아날로그 변환하는 디지털/아날로그 변환기(50)와,A digital-to-analog converter 50 for analog-converting the output of the digital signal synthesizer 40;

상기 디지털/아날로그 변환기(50)의 출력 신호 중 일정 주파수 이하의 신호만을 통과시키는 저역통과 여파기(60) 및Low pass filter 60 for passing only a signal below a predetermined frequency of the output signal of the digital-to-analog converter 50 and

상기 마이크로프로세서(10)의 제어로 상기 저역통과 여파기(60)에서 입력되는 신호를 증폭 출력하는 증폭기(70)를 포함하는 것을 특징으로 하는 전동차용 ATC 신호발생장치.ATC signal generator for an electric vehicle, characterized in that it comprises an amplifier (70) for amplifying and outputting the signal input from the low pass filter (60) under the control of the microprocessor (10).

제1항에 있어서,The method of claim 1,

상기 디지털 신호 합성기(40)는 공급주파수로부터 적절한 샘플링 주파수를 하기의 자동적재 카운터(43)에 출력하는 분주기(41)와;The digital signal synthesizer 40 includes a divider 41 for outputting an appropriate sampling frequency from the supply frequency to the following automatic loading counter 43;

상기 마이크로프로세서(10)의 제어로 마이크로프로세서(10)와 데이터 메모리(46)간 데이터 버스를 온/오프 스위칭 하는 3상태 버퍼(42)와;A three-state buffer (42) for switching on / off a data bus between the microprocessor (10) and the data memory (46) under control of the microprocessor (10);

상기 마이크로프로세서(10)에서 제공하는 초기계수값을 이용하여 반송파의 1주기 파형 정보의 출력에 필요한 데이터 메모리(46)의 번지를 제공하는 자동적재 카운터(43)와;An automatic loading counter (43) for providing the address of the data memory (46) required for outputting one cycle waveform information of the carrier using the initial coefficient value provided by the microprocessor (10);

제어신호에 의해 상기 자동적재 카운터(43)의 출력 또는 마이크로프로세서(10)에서 직접 입력되는 번지정보를 선택적으로 데이터 메모리(46)에 출력하는 멀티플렉서(44)와;A multiplexer (44) for selectively outputting the address of the automatic loading counter (43) or address information directly input from the microprocessor (10) to a data memory (46) by a control signal;

데이터 메모리(46)의 반송파의 1주기 파형 정보가 저장된 메모리 블록의 정보를 제공하는 D 플립플롭(45)과;A D flip-flop 45 which provides information of a memory block in which one cycle waveform information of a carrier of the data memory 46 is stored;

상기 멀티플렉서(44)와 D 플립플롭(45)에 의해 공급되는 번지에 데이터 버스상의 반송파 파형 정보를 저장하거나 저장된 반송파 파형 정보를 출력하는 읽기/쓰기가 가능한 데이터 메모리(46) 및A read / write data memory 46 for storing carrier waveform information on a data bus or outputting stored carrier waveform information at a address supplied by the multiplexer 44 and the D flip-flop 45;

상기 마이크로프로세서(10)에서 출력하는 속도코드에 의해 온/오프 스위칭 되어 데이터 메모리(46)에서 출력되는 반송파와 속도코드가 합성되도록 하는 3상태 버퍼(47)를 더 포함하는 것을 특징으로 하는 전동차용 ATC 신호발생 장치.It further comprises a three-state buffer (47) for switching on / off by the speed code output from the microprocessor 10 so that the carrier and the speed code output from the data memory 46 is synthesized ATC signaling device.

제1항 또는 제2항에 있어서,The method according to claim 1 or 2,

상기 마이크로프로세서(10)와 디지털 신호 합성기(30)는 하나의 DSP로 이루어지는 것을 특징으로 하는 전동차용 ATC 신호발생 장치.The microprocessor (10) and the digital signal synthesizer (30) is an ATC signal generator for an electric vehicle, characterized in that consisting of one DSP.

ATC 속도신호 발생은 크게 반송파의 주파수에 따른 파형 패턴 데이터를 반송파의 수만큼 디지털 신호 합성기(40)의 데이터 메모리(46)에 저장하는 제1과정과;The ATC speed signal generation includes a first step of storing waveform pattern data according to the frequency of the carrier in the data memory 46 of the digital signal synthesizer 40 as many times as the number of carriers;

디지털 신호 합성기(40)를 제어하여 데이터 메모리(46)에 저장되어 있는 반송파의 1주기 파형 데이터를 속도 코드와 합성하고 저주파 변조하여 디지털/아날로그 변환기(50)에 출력하는 제2과정을 포함하는 것을 특징으로 하는 전동차용 ATC 신호발생 방법.And a second process of controlling the digital signal synthesizer 40 to synthesize one cycle waveform data of a carrier wave stored in the data memory 46 with a rate code, modulate the low frequency signal, and output the low frequency modulated signal to the digital to analog converter 50. ATC signal generation method for an electric vehicle.

제4항에 있어서,The method of claim 4, wherein

상기 제1과정은 외부로부터 속도 코드와 반송파 주파수(또는 속도정보)를 입력받는 제1단계와;The first process includes a first step of receiving a speed code and a carrier frequency (or speed information) from the outside;

반송파의 주파수를 결정하는 제2단계와;Determining a frequency of a carrier wave;

주파수의 범위를 고려하여 샘플링 주파수를 결정하고, 분주기(41)의 입력을 선택하여 공급주파수로부터 적절한 샘플링 주파수가 출력되어 자동적재 카운터(43)에 제공되도록 하는 제3단계와;A third step of determining a sampling frequency in consideration of the frequency range, selecting an input of the divider 41, and outputting an appropriate sampling frequency from the supply frequency to be provided to the automatic loading counter 43;

사인 데이터 메모리(30)로부터 반송파의 파형 패턴 데이터를 가져와 샘플링 주파수를 고려한 데이터의 데시메이션 혹은 인터폴레이션을 수행하여 데이터 메모리(46)에 저장시키는 제4단계와;A fourth step of taking the waveform pattern data of the carrier from the sine data memory 30 and performing decimation or interpolation of the data in consideration of the sampling frequency and storing it in the data memory 46;

하나의 반송파에 대한 1주기 데이터가 모두 저장되었는지를 판단하는 제5단계와;A fifth step of determining whether all one period data for one carrier is stored;

상기 판단결과 1주기 데이터가 모두 저장되지 않았으면 제4단계를 반복하고 하나의 반송파에 대한 1주기 데이터의 저장이 완료되면 반송파의 수만큼 데이터의 저장이 완료되었는지를 판단하여 모든 반송파에 대한 데이터의 저장이 완료될 때까지 상기 제2단계 내지 제4단계를 반복하는 제6단계를 포함하는 것을 특징으로 하는 전동차용 ATC 신호발생 방법.As a result of the determination, if all one period data is not stored, the fourth step is repeated. When the storage of one period data for one carrier is completed, it is determined whether the data storage is completed by the number of carriers. And a sixth step of repeating the second to fourth steps until the storage is completed.

제4항에 있어서,The method of claim 4, wherein

상기 제2과정은 반송파의 주파수가 변경되었는지를 판단하는 제1단계와;The second process includes a first step of determining whether the frequency of the carrier has been changed;

반송파의 주파수가 변경되었으면 자동적재 카운터(43)의 카운터 입력과 D 플립플롭(45)의 입력을 변경하는 제2단계와;A second step of changing a counter input of the automatic loading counter 43 and an input of the D flip-flop 45 when the frequency of the carrier is changed;

상기 제1단계의 판단결과 반송파의 주파수가 변경되지 않았으면 자동적재 카운터(43)가 제공하는 하위 번지 및 D 플립플롭(45)이 제공하는 메모리 블록에 해당하는 데이터 메모리(46)의 데이터와 속도 코드와 합성하고 저주파 변조하여 디지털/아날로그 변환기(50)에 출력하는 제3단계와;As a result of the determination in the first step, if the frequency of the carrier is not changed, the data and speed of the data memory 46 corresponding to the lower address provided by the automatic loading counter 43 and the memory block provided by the D flip-flop 45 are provided. A third step of synthesizing the code and modulating the low frequency signal and outputting the low frequency modulated signal to the digital to analog converter 50;

1주기의 데이터 출력이 완료되었는지를 판단하여 1주기의 데이터 출력이 완료되면 다시 제1단계로 이행하고, 그렇지 않으면 1주기 데이터 출력이 완료되기를 기다리는 제4단계를 포함하는 것을 특징으로 하는 전동차용 ATC 신호발생 방법.Determining whether the data output of one cycle is completed, and if the data output of one cycle is completed, shifts to the first stage again; otherwise, the fourth step of the electric vehicle ATC comprises waiting for the completion of one cycle data output. Signaling method.