KR20000045904A - Circuit for enabling memory cell in semiconductor memory cell having rapid driving speed while not performing repairing operation - Google Patents
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Abstract
Description
본 발명은 반도체 메모리장치에 관한 것으로서, 특히 회로에 결함이 발생하는 경우 리페어 회로로 대체하는데 걸리는 지연시간을 이용하여 리페어 동작을 수행하지 않을때 지연시간없이 정상셀을 빠르게 액세스할 수 있는 비리페어시 빠른 동작속도를 갖는 반도체 메모리장치의 메모리 셀 인에이블 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device. In particular, a non-repairing device capable of quickly accessing a normal cell without a delay time when a repair operation is not performed by using a delay time required to replace a repair circuit in the event of a circuit failure. The present invention relates to a memory cell enable circuit of a semiconductor memory device having a high operation speed.
반도체 메모리 장치는 메모리의 리던던시 셀을 서브 어레이 블록별로 설치해두는데, 예를 들면 256K 셀 어레이마다 여분의 로(row)와 칼럼(column)을 미리 설치해 두어 결함이 발생하여 불량이 된 메모리 셀을 로/칼럼 단위로 리던던시 메모리 셀로 치환시킨다. 이를 위한 반도체 메모리 장치의 리페어 회로는 웨이퍼 제조 공정이 종료되면 테스트를 통해서 불량 메모리 셀을 골라내어 그에 해당하는 리던던시 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행하며 이에 따라 실제 사용할 때에 불량 라인에 해당하는 어드레스가 입력되면 리던던시 셀의 라인으로 선택이 바뀌게 된다.In semiconductor memory devices, redundancy cells of memory are installed for each sub-array block. For example, redundant rows and columns are pre-installed for each 256K cell array. Replace with a redundancy memory cell in columns. The repair circuit of the semiconductor memory device for this purpose performs a programming in the internal circuit that selects a defective memory cell through a test and replaces it with an address signal of a corresponding redundancy cell when the wafer fabrication process is completed, thus corresponding to a defective line in actual use. When the address is inputted, the selection changes to a line of redundancy cells.
이 프로그래밍 방식에는 과전류로 퓨즈를 녹여 끊어버리는 전기 퓨즈방식, 레이저빔으로 퓨즈를 태어 끊어 버리는 방식, 레이저빔으로 접합부를 단락시키는 방식, EPROM 메모리셀로 프로그래밍하는 방식등이 있다. 이 방법들 중에 레이저로 절단하는 방법이 단순하면서도 확실하고 레이아웃도 용이하여 널리 이용되며, 퓨즈 재로로는 폴리실리콘 배선 또는 금속배선이 사용된다.This programming method includes an electric fuse that melts and blows a fuse due to overcurrent, a fuse that is blown out by a laser beam, a short circuit by a laser beam, and a program by using an EPROM memory cell. Among these methods, the laser cutting method is widely used because it is simple, reliable, and easy to layout, and polysilicon wiring or metal wiring is used as the fuse material.
도 1은 종래 기술에 의한 반도체 메모리장치의 리던던시 셀 및 정상 셀의 인에이블 회로를 나타낸 회로블록도로서, 이 회로는 입력 어드레스신호(Addrn)를 입력받아서 리던던시 어드레스신호의 유/무를 감지하는 리던던시 회로부(20)와, 입력 어드레스신호(Addrn)를 입력받아 이를 소정 시간 지연해서 디코더를 인에이블시키기 위한 구동신호(dec_en)를 발생하는 지연부(10)와, 입력 어드레스신호(Addrn)와 리던던시 회로(20)의 출력(n_act) 및 지연부(10)로부터 출력된 구동신호(dec_en)에 응답하여 정상 셀의 인에이블 신호(nor_en)를 발생하는 정상 셀 디코더(30)와, 리던던시 회로(20)의 출력을 인버터(Inv)를 통해서 반전한 신호(r_act)와 상기 구동신호(dec_en)에 응답하여 리던던시 셀의 인에이블 신호(redu_en)를 발생하는 리던던시 셀 디코더(40)로 구성된다.1 is a circuit block diagram illustrating an enable circuit of a redundancy cell and a normal cell of a semiconductor memory device according to the prior art. The circuit is a redundancy circuit unit configured to receive an input address signal Addrn to sense the presence / absence of a redundancy address signal. 20, a delay unit 10 that receives the input address signal Addrn and delays it for a predetermined time to generate a drive signal dec_en for enabling the decoder, and an input address signal Addrn and a redundancy circuit ( The normal cell decoder 30 generating the enable signal nor_en of the normal cell in response to the output n_act of the 20 and the driving signal dec_en output from the delay unit 10, and the redundancy circuit 20. And a redundancy cell decoder 40 generating an enable signal red_en of the redundancy cell in response to the signal r_act whose output is inverted through the inverter Inv and the driving signal dec_en.
참고적으로, 리던던시 회로(20)는 입력되는 어드레스신호(Addrn)가 리던던시 어드레스인지 아닌지 그 확인 여부를 감지하는 역할을 하는 것으로, 대개의 경우 레이저를 이용한 퓨즈 절단 방식을 이용하여 리던던시 어드레스 신호를 프로그램한다.For reference, the redundancy circuit 20 serves to detect whether the input address signal Addrn is a redundancy address or not, and in most cases, the redundant address signal is programmed using a fuse cutting method using a laser. do.
상기와 같이 구성된 반도체 메모리장치의 리던던시 셀 및 정상 셀의 인에이블 회로는 다음과 같이 동작하게 된다.The enable cells of the redundancy cell and the normal cell of the semiconductor memory device configured as described above are operated as follows.
정상시 회로의 동작은 입력 어드레스신호(Addrn)가 입력되면 리던던시 회로(20)를 통해 입력 어드레스신호가 리던던시 어드레스인지 아닌지의 여부를 판단하는데, 그 결과 리던던시 어드레스신호일 때 n_act신호를 하이레벨로 하며 r_act신호를 로우레벨로 하는 반면에 입력 어드레스신호가 리던던시 어드레스가 아닌 경우에 상기 신호를 반대 레벨로 생성한다. 그리고, 상기 지연부(10)는 소정의 지연시간이 경과한 후에 디코더 구동신호(dec_en)를 발생시킨다. 이에 정상 셀 디코더(30) 내지 리던던시 셀 디코더(40)가 활성화되어 활성화된 디코더를 통해 정상 셀의 인에이블 신호(nor_en) 내지 리던던시 셀의 인에이블 신호(redu_en)를 발생한다.In the normal circuit operation, when the input address signal Addrn is input, the redundancy circuit 20 determines whether or not the input address signal is a redundancy address. As a result, when the redundancy address signal is set, the n_act signal is set to a high level and r_act. While making the signal low level, if the input address signal is not a redundancy address, the signal is generated at the opposite level. The delay unit 10 generates a decoder driving signal dec_en after a predetermined delay time has elapsed. Accordingly, the normal cell decoder 30 or the redundancy cell decoder 40 is activated to generate the enable signal nor_en of the normal cell and the enable signal red_en of the redundancy cell through the activated decoder.
한편, 반도체 메모리장치에서 리던던시 동작을 수행하기 위해서는 소정의 지연시간이 요구되고 있는데, 상기 정상 셀 디코더(30) 및 리던던시 셀 디코더(40)의 구동신호(dec_en)를 발생시키는데 소정의 지연시간이 필요한 이유는 리던던시 회로(20)의 출력신호(n_act, r_act)가 나온 이후에 구동신호(dec_en)를 동작시켜서 오동작이 발생하지 않도록 하기 위함이다.Meanwhile, a predetermined delay time is required to perform a redundancy operation in the semiconductor memory device, and a predetermined delay time is required to generate driving signals dec_en of the normal cell decoder 30 and the redundancy cell decoder 40. The reason is to operate the driving signal dec_en after the output signals n_act and r_act of the redundancy circuit 20 are generated so that a malfunction does not occur.
하지만, 종래의 방식에서는 회로가 리페어된 경우나 그렇지 않은 경우나 모두 디코더를 동작시키는 구동신호를 만들기 때문에 디코더 구동 신호를 발생하는데 걸리는 지연시간이 리페어를 하지 않는 칩에서도 동일한 지연시간이 소요된다. 이러한 동작 과정은 리페어되지 않은 칩에서는 매우 불필요한 동작이 아닐 수 없을 뿐 더러 메모리장치의 성능 및 속도를 저하시키는 원인으로 작용하게 된다.However, in the conventional method, since the driving signal for operating the decoder is generated whether or not the circuit is repaired, the same delay time is required even in a chip in which the delay time for generating the decoder driving signal is not repaired. This operation process is a very unnecessary operation on the unrepaired chip, and also causes a decrease in performance and speed of the memory device.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위해 디코더 구동신호를 생성하는 장치에서 칩의 리페어 유/무에 따라 리페어된 경우에는 소정의 지연시간 이후에 구동신호가 발생되도록 하고 리페어되지 않는 경우에는 지연시간없이 바로 구동신호가 발생하도록 하여 리페어되지 않는 칩에서의 성능을 향상시킨 비리페어시 빠른 메모리 셀 인에이블 속도를 갖는 반도체 메모리장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to repair a drive signal after a predetermined delay time when a repair is performed according to whether a chip is repaired or not in a device generating a decoder drive signal in order to solve the problems of the prior art. In this case, the present invention provides a semiconductor memory device having a fast memory cell enable rate at the time of non-repair, which improves performance on a chip that is not repaired by generating a driving signal without delay.
도 1은 종래 기술에 의한 반도체 메모리장치의 리던던시 셀 및 정상 셀의 인에이블 회로를 나타낸 회로블록도,1 is a circuit block diagram showing an enable circuit of a redundancy cell and a normal cell of a conventional semiconductor memory device;
도 2는 본 발명에 따른 비리페어시 빠른 메모리 셀 인에이블 속도를 갖는 반도체 메모리장치의 리던던시 셀 및 정상셀의 인에이블 회로를 나타낸 회로블록도.2 is a circuit block diagram illustrating an enable circuit of a redundancy cell and a normal cell of a semiconductor memory device having a non-repair fast memory cell enable rate according to the present invention;
* 도면의 주요부분에 대한 부호의 설명** Explanation of symbols for the main parts of the drawings *
100: 지연부100: delay
110: 리던던시 회로부110: redundancy circuit
120: 정상 셀 디코더120: normal cell decoder
130: 리던던시 셀 디코더130: redundancy cell decoder
상기 목적을 달성하기 위하여 본 발명은 입력 어드레스신호를 입력받아서 리던던시 어드레스신호의 유/무를 감지하는 리던던시 회로부와, 입력 어드레스신호를 입력받아 이를 소정 시간 지연한 디코더 구동신호를 발생하는 지연부와, 입력 어드레스신호와 리던던시 회로의 출력 및 지연부의 구동신호에 응답하여 정상 셀의 인에이블 신호를 발생하는 정상 셀 디코더와, 리던던시 회로의 출력과 상기 구동신호에 응답하여 리던던시 셀의 인에이블 신호를 발생하는 리던던시 셀 디코더를 갖는 반도체 메모리장치에 있어서, 지연부는 회로의 리페어 유/무를 검출하는 퓨즈 박스와, 입력 어드레스신호를 입력받아서 이를 소정 시간 지연하는 지연기와, 퓨즈박스의 출력과 지연기의 출력 내지 입력 어드레스신호를 논리조합하여 회로가 리페어된 경우에 설정된 제 1지연시간을 갖는 디코더 구동신호를 발생하며 리페어되지 않는 경우 제 1지연시간보다 소정시간 빠른 제 2지연시간을 갖는 디코더 구동신호를 발생하는 구동신호 발생부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a redundancy circuit for receiving the input address signal and detecting the presence / absence of the redundancy address signal, a delay unit for receiving the input address signal and generating a decoder driving signal with a predetermined time delay; A normal cell decoder for generating an enable signal of a normal cell in response to an address signal and an output signal of the redundancy circuit and a delay unit, and a redundancy for generating an enable signal of a redundancy cell in response to an output of the redundancy circuit and the drive signal. In a semiconductor memory device having a cell decoder, a delay unit includes a fuse box that detects whether a circuit is repaired or not, a delay unit that receives an input address signal and delays the predetermined time for a predetermined time, an output of the fuse box, and an output to an input address of the delay unit. If the circuit is repaired by logically combining the signals, When the first delay decoder that generates a drive signal and having a time not repair characterized in that it comprises a first delay time than a predetermined time, the rapid generating a drive signal for generating a drive signal decoder having a second delay portion.
본 발명에 있어서, 상기 구동신호 발생부는 지연기의 출력을 반전하는 제 1인버터와, 퓨즈 박스 및 제 1인버터의 출력을 부정 논리곱하는 제 1낸드게이트와, 입력 어드레스신호와 제 1낸드게이트의 출력을 부정 논리곱하는 제 2낸드게이트와, 제 2낸드게이트의 출력을 반전하는 제 2인버터를 구비하는 것을 특징으로 한다.In the present invention, the drive signal generator includes a first inverter for inverting the output of the delayer, a first NAND gate that performs an AND logic on the output of the fuse box and the first inverter, an output of the input address signal and the first NAND gate. And a second inverter for inversely multiplying and a second inverter for inverting the output of the second NAND gate.
본 발명에 따르면, 리페어 동작을 수행하지 않는 칩의 경우 리던던시 어드레스의 입력 여부를 판단하는 절차를 생략하고 정상 셀로의 액세스를 수행하기 위해 바로 정상셀 워드라인 인에이블 신호를 출력함으로써 칩의 성능을 높이면서 리페어 모드로 인한 메모리 셀 액세스 속도 시간을 빠르게 할 수 있다.According to the present invention, in the case of a chip which does not perform a repair operation, the chip cell lineline enable signal is immediately output to perform access to a normal cell by omitting a procedure of determining whether a redundancy address is input, thereby improving chip performance. In addition, the memory cell access speed time due to the repair mode can be increased.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 비리페어시 빠른 메모리 셀 인에이블 속도를 갖는 반도체 메모리장치의 리던던시 셀 및 정상셀의 인에이블 회로를 나타낸 회로블록도이다.2 is a circuit block diagram illustrating an enable circuit of a redundancy cell and a normal cell of a semiconductor memory device having a non-repair fast memory cell enable rate according to the present invention.
본 발명의 메모리 셀 인에이블 회로는 입력 어드레스신호(Addrn)를 입력받아서 리던던시 어드레스신호의 유/무를 감지하는 리던던시 회로부(110)와, 입력 어드레스신호(Addrn)를 입력받아 이를 소정 시간 지연하거나 또는 시간 지연이 없이 디코더 구동신호(dec_en)를 발생하는 지연부(100)와, 입력 어드레스신호(Addrn)와 리던던시 회로(110)의 출력(n_act) 및 지연부(100)로부터 출력된 구동신호(dec_en)에 응답하여 정상 셀의 인에이블 신호(nor_en)를 발생하는 정상 셀 디코더(120)와, 리던던시 회로(110)의 출력을 인버터(Inv4)를 통해서 반전한 신호(r_act)와 상기 구동신호(dec_en)에 응답하여 리던던시 셀의 인에이블 신호(redu_en)를 발생하는 리던던시 셀 디코더(130)로 구성된다.The memory cell enable circuit of the present invention receives a redundancy circuit unit 110 that detects the presence / absence of a redundancy address signal by receiving an input address signal Addrn, and receives the input address signal Addrn to delay a predetermined time or time. A delay unit 100 that generates the decoder driving signal dec_en without a delay, an output n_act of the input address signal and the redundancy circuit 110, and a driving signal dec_en output from the delay unit 100. In response, the normal cell decoder 120 generating the enable signal nor_en of the normal cell, the signal r_act and the driving signal dec_en inverting the output of the redundancy circuit 110 through the inverter Inv4. The redundancy cell decoder 130 generates an enable signal red_en of the redundancy cell in response to the redundancy cell.
그리고, 본 발명의 지연부(100)는 회로의 리페어 유/무를 검출하도록 하는 퓨즈 박스(104)와, 입력 어드레스신호(Addrn)를 입력받아서 이를 소정 시간 지연하는 지연기(102)와, 퓨즈박스(104)의 출력과 지연기(102)의 출력 내지 입력 어드레스신호(Addrn)를 논리조합하여 회로가 리페어된 경우에 설정된 제 1지연시간을 갖는 디코더 구동신호를 발생하며 리페어되지 않는 경우 제 1지연시간보다 소정시간 빠른 제 2지연시간을 갖는 디코더 구동신호를 발생하는 구동신호 발생부(106)을 포함한다.In addition, the delay unit 100 of the present invention includes a fuse box 104 that detects whether a circuit is repaired or not, a delay unit 102 that receives an input address signal Addrn and delays the predetermined time, and a fuse box. Logic combination of the output of the 104 and the output to the input address signal Addrn of the delayer 102 generates a decoder drive signal having the first delay time set when the circuit is repaired and the first delay if not repaired. And a drive signal generator 106 for generating a decoder drive signal having a second delay time which is a predetermined time earlier than the time.
또한, 상기 퓨즈박스(104)는 일반적으로 DRAM에 사용되는 회로와 동일한데, 전원 전압(Vcc) 단자에 연결된 퓨즈(Fuse)와, 퓨즈(Fuse)에 병렬로 연결된 커패시터(C1) 및 구동 트랜지스터(Tr)와, 상기 퓨즈(Fuse)의 출력 노드(a)의 신호를 반전하는 인버터(Inv1)를 포함한다.In addition, the fuse box 104 is generally the same as a circuit used in DRAM, and includes a fuse connected to a power supply voltage Vcc terminal, a capacitor C1 and a driving transistor connected in parallel to the fuse. Tr and an inverter Inv1 for inverting the signal of the output node a of the fuse.
그리고, 본 발명의 구동신호 발생부(106)는 지연기(102)의 출력을 반전하는 제 1인버터(Inv2)와, 퓨즈 박스(104) 및 제 1인버터(Inv2)의 출력을 부정 논리곱하는 제 1낸드게이트(NAND1)와, 입력 어드레스신호(Addrn)와 제 1낸드게이트(NAND1)의 출력을 부정 논리곱하는 제 2낸드게이트(NAND2)와, 제 2낸드게이트(NAND2)의 출력을 반전하는 제 2인버터(Inv3)로 구성된다.In addition, the driving signal generator 106 of the present invention performs a negative logic multiplication on the output of the first inverter Inv2 and the output of the fuse box 104 and the first inverter Inv2. A second NAND gate NAND2 that negatively multiplies the outputs of the first NAND gate, the input address signal Addrn, and the first NAND gate NAND1, and an inverting output of the second NAND gate NAND2; It consists of two inverters Inv3.
상기와 같이 구성된 본 발명에 따른 반도체 메모리장치의 메모리 셀의 인에이블 회로의 동작은 다음과 같다.The operation of the enable circuit of the memory cell of the semiconductor memory device according to the present invention configured as described above is as follows.
본 발명의 지연부(100)는 메모리장치가 리페어되지 않은 경우에 지연시간을 조정하기 위한 퓨즈 박스(104)가 초기상태를 유지하므로 이 퓨즈박스(104)의 출력 노드(b)에 걸리는 신호는 로우레벨로 된다. 그러면, 제 1낸드게이트(NAND1)는 퓨즈박스(104)의 출력과 제 1인버터(Inv2)의 출력을 입력받아서 부정 논리곱하여 하이레벨의 신호를 출력하고, 이에 제 2낸드게이트(NAND2)는 상기 게이트(NAND1)의 하이레벨과 입력 어드레스신호(Addr)를 부정 논리곱하여 역시 하이레벨의 신호를 출력한다. 이에 지연부(100)는 제 2인버터(Inv3)를 통해서 제 2낸드게이트(NAND2)의 출력을 반전하여 로우레벨을 갖는 디코더 구동신호(dec_en)를 발생한다.In the delay unit 100 of the present invention, since the fuse box 104 for adjusting the delay time is maintained in the initial state when the memory device is not repaired, the signal applied to the output node b of the fuse box 104 is Low level. Then, the first NAND gate NAND1 receives the output of the fuse box 104 and the output of the first inverter Inv2 and outputs a high level signal by performing an AND logic multiplication. The second NAND gate NAND2 outputs the high level signal. The high level of the gate NAND1 is negatively multiplied with the input address signal Addr to output a high level signal. Accordingly, the delay unit 100 inverts the output of the second NAND gate NAND2 through the second inverter Inv3 to generate a decoder driving signal dec_en having a low level.
그리고, 리던던시 회로(110)는 입력 어드레스신호(Addrn)를 입력받아서 리던던시 어드레스인지 아닌지를 판단하는데, 여기서는 정상 셀 어드레스신호이므로 출력 n_act신호가 로우레벨로 되며 이를 반전한 r_act신호가 하이레벨로 된다.The redundancy circuit 110 receives the input address signal Addrn to determine whether the redundancy address is a redundancy address. In this case, since the redundancy circuit 110 is a normal cell address signal, the output n_act signal is at a low level, and the inverted r_act signal is at a high level.
상기 지연부(100)를 통해 입력 어드레스신호(Addrn)의 시간 지연없이 생성된 디코더 구동신호(dec_en)는 정상 셀 디코더(120) 내지 리던던시 셀 디코더(130)로 입력된 후에 상기 n_act신호에 의해 정상 셀 디코더(120)가 인에이블되고 r_act신호에 의해 리던던시 셀 디코더(130)가 디스에이블되어 정상 셀 디코더(120)를 통해서 정상 셀의 인에이블 신호(nor_en)를 발생한다.The decoder driving signal dec_en generated without the time delay of the input address signal Addrn through the delay unit 100 is input to the normal cell decoder 120 or the redundancy cell decoder 130 and then normal by the n_act signal. The cell decoder 120 is enabled and the redundancy cell decoder 130 is disabled by the r_act signal to generate the enable signal nor_en of the normal cell through the normal cell decoder 120.
그러므로, 메모리장치가 리페어되지 않았을 때 본 발명의 지연부(100)는 종래의 지연기(102)를 통해서 입력 어드레스신호(Addrn)가 소정의 설정 시간(위에서는 제 2지연시간으로 지칭)을 갖는데 반하여 본 발명에서는 퓨즈박스(104)의 신호에 의해 지연기(102)를 거치지 않고 바로 구동신호 발생부(106)를 통해서 최소 로직 연산 시간의 지연(위에서는 제 1지연시간으로 지칭)을 갖는 디코더 구동신호(drv_en)를 출력한다.Therefore, when the memory device is not repaired, the delay unit 100 of the present invention has a predetermined setting time (hereinafter referred to as a second delay time) through the conventional delay unit 102. On the contrary, in the present invention, the decoder having a delay of the minimum logic operation time (hereinafter referred to as the first delay time) through the driving signal generator 106 directly without passing through the delay unit 102 by the signal of the fuse box 104. The driving signal drv_en is output.
반면에, 반도체 메모리장치가 리페어되지 않은 경우에는 본 발명의 지연부(100)는 리던던시 회로(110)에 리던던시 어드레스를 프로그래밍하는 것과 동시에 지연시간을 조정하기 위한 퓨즈박스(104)의 퓨즈(Fuse)를 절단한다. 그러면, 퓨즈박스(104)의 출력 신호는 하이레벨을 유지하고 이에 따라 입력 어드레스신호(Addrn)가 지연기(102)를 통해 소정의 설정시간(제 2지연시간)만큼 지연되고 제 1인버터(Inv2)를 거쳐서 상기 제 1낸드게이트(NAND)에 입력된다. 이에 따라, 제 1낸드게이트(NAND1)와 제 2낸드게이트(NAND2) 및 제 2인버터(Inv3)를 통해 디코더 구동신호(dec_en)를 생성한다.On the other hand, when the semiconductor memory device is not repaired, the delay unit 100 according to the present invention fuses the redundancy circuit 110 with the fuse address of the fuse box 104 to adjust the delay time while programming the redundancy address. To cut. Then, the output signal of the fuse box 104 maintains the high level, and thus the input address signal Addrn is delayed by the predetermined time (second delay time) through the delay unit 102 and the first inverter Inv2. It is input to the first NAND gate (NAND) via). Accordingly, the decoder driving signal dec_en is generated through the first NAND1, the second NAND2, and the second inverter Inv3.
이후 동작은 종래의 메모리 셀 인에이블 회로와 동일한데, 리던던시 회로(110)를 통해 출력된 n_act신호가 하이레벨로 되며 이를 반전한 r_act신호가 로우레벨로 됨에 따라 지연부(100)를 통해 입력 어드레스신호(Addrn)가 소정의 시간으로 지연된 디코더 구동신호(dec_en)를 생성하고, 정상 셀 디코더(120) 내지 리던던시 셀 디코더(130)로 상기 디코더 구동신호(dec_en)가 입력된 후에 상기 n_act신호에 의해 정상 셀 디코더(120)가 디스에이블된 반면에 r_act신호에 의해 리던던시 셀 디코더(130)가 인에이블되어 리던던시 셀 디코더(130)를 통해서 리던던시 셀의 인에이블 신호(redu_en)를 발생한다.Since the operation is the same as the conventional memory cell enable circuit, the n_act signal output through the redundancy circuit 110 becomes a high level and the inverted r_act signal becomes a low level. The decoder Add signal generates a decoder driving signal dec_en delayed by a predetermined time and is inputted by the n_act signal after the decoder driving signal dec_en is input to the normal cell decoder 120 or the redundancy cell decoder 130. While the normal cell decoder 120 is disabled, the redundancy cell decoder 130 is enabled by the r_act signal to generate the enable signal red_en of the redundancy cell through the redundancy cell decoder 130.
그래서, 본 발명의 메모리장치가 리페어된 경우 디코더(120,130)는 리던던시 정보를 받아들이고 난 이후에 동작하게 되므로 오동작을 발생하지는 않는다.Thus, when the memory device of the present invention is repaired, the decoders 120 and 130 operate after accepting the redundancy information and thus do not cause a malfunction.
한편, 상술한 본 발명의 메모리 장치의 메모리 셀 인에이블 회로는 로우 어드레스의 리던던시 뿐만 아니라 칼럼 어드레스의 리던던시에도 모두 적용할 수 있다.Meanwhile, the above-described memory cell enable circuit of the memory device of the present invention can be applied not only to redundancy of row addresses but also to redundancy of column addresses.
상기한 바와 같이 본 발명은 리페어 동작을 수행하지 않는 칩의 경우 리던던시 어드레스의 입력 여부를 판단하는 절차를 생략하고 정상 셀로의 액세스를 수행하기 위해 바로 정상셀 워드라인 인에이블 신호를 출력함으로써 리페어된 칩에서는 안정적인 동작(오동작이 안 생김)이 가능하도록 하여 칩의 성능을 높이고 리페어되지 않는 칩에서는 메모리 셀 액세스 속도를 빠르게 하여 반도체 메모리장치에 고속 수행능력의 제공할 수 있는 효과가 있다.As described above, in the case of a chip which does not perform a repair operation, the chip repaired by omitting a procedure of determining whether a redundancy address is input and outputting a normal cell wordline enable signal immediately to perform access to a normal cell is performed. In this case, stable operation (not malfunction) can be performed to increase chip performance, and in a non-repaired chip, memory cell access speed can be increased to provide high performance to a semiconductor memory device.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980062520A KR20000045904A (en) | 1998-12-30 | 1998-12-30 | Circuit for enabling memory cell in semiconductor memory cell having rapid driving speed while not performing repairing operation |
Applications Claiming Priority (1)
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KR1019980062520A KR20000045904A (en) | 1998-12-30 | 1998-12-30 | Circuit for enabling memory cell in semiconductor memory cell having rapid driving speed while not performing repairing operation |
Publications (1)
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KR20000045904A true KR20000045904A (en) | 2000-07-25 |
Family
ID=19569183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019980062520A KR20000045904A (en) | 1998-12-30 | 1998-12-30 | Circuit for enabling memory cell in semiconductor memory cell having rapid driving speed while not performing repairing operation |
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Country | Link |
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KR (1) | KR20000045904A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7978548B2 (en) | 2008-01-31 | 2011-07-12 | Samsung Electronics Co., Ltd. | Block decoding circuits of semiconductor memory devices and methods of operating the same |
-
1998
- 1998-12-30 KR KR1019980062520A patent/KR20000045904A/en not_active Application Discontinuation
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Publication number | Priority date | Publication date | Assignee | Title |
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