KR20000044914A - 센스앰프 회로 - Google Patents

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KR20000044914A
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이종상
차병권
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김영환
현대전자산업 주식회사
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Abstract

본 발명은 플래쉬 메모리 셀의 프로그램 및 소거 상태를 독출하기 위해 전원전압을 검출하여 전원전압이 일정한 전원전압 이상으로 될 때 기준 메모리 셀의 데이터 출력 노드의 로드 비(Load ratio)를 변경함으로써, 고전압 센싱 마진(High Vcc sensing margin)을 개선할 수 있는 센스앰프 회로에 관한 것이다.
본 발명은 전원단자 및 접지단자간에 직렬로 접속되는 제 1 PMOS 트랜지스터, 제 1 NMOS 트랜지스터 및 메인 메모리 셀과, 상기 전원단자 및 접지단자간에 직렬로 접속되는 제 2 PMOS 트랜지스터, 제 2 NMOS 트랜지스터 및 기준 메모리 셀과, 상기 메인 메모리 셀의 출력 데이터 및 상기 메모리 셀의 출력 데이터에 따라 출력단자로 센싱된 전압을 출력하기 위한 센스앰프와, 상기 전원단자 및 상기 기준 메모리 셀의 데이터 출력 노드간에 접속되며 인버터를 경유한 상기 전원전압 검출회로의 출력 전압을 입력으로 하는 제 3 PMOS 트랜지스터를 포함하여 구성된 센스앰프 회로를 제공한다.

Description

센스앰프 회로
본 발명은 센스앰프 회로에 관한 것으로, 특히 플래쉬 메모리 셀(Flash memory cell)의 프로그램 및 소거(Erase) 상태를 독출(Read)하기 위해 센스앰프의 부하 비(Load ratio)를 전원전압에 따라 가변적으로 설정함으로써, 고전압 센싱 마진(High Vcc sensing margin)을 개선할 수 있는 센스앰프 회로에 관한 것이다.
일반적으로, 종래에는 플래쉬 메모리 셀의 프로그램 및 소거 상태를 확인하기 위해 사용하는 기준 메모리 셀의 경우, 한가지 셀을 일정한 상태로 트리밍(Trimming: 특정한 전압 조건에서 일정한 전류가 흐르게 하는 기능)하여 메인(Main) 메모리 셀의 콘트롤 게이트 전압과 센스앰프의 부하 비율(Load ratio)을 변화시켜 프로그램 및 소거 확인 동작을 수행하게 된다.
도 1은 종래의 센스앰프 회로도이다.
전원단자(Vcc) 및 접지단자(Vss)간에 제 1 PMOS 트랜지스터(P1), 제 1 NMOS 트랜지스터(N1) 및 메인(Main) 메모리 셀(M1)이 직렬로 접속된다. 상기 메인 메모리 셀(M1)의 입력으로는 메인 메모리 셀(M1)을 구동하기 위한 콘트롤 게이트 전압(Vg)이 공급된다. 상기 제 1 PMOS 트랜지스터(P1)의 입력으로는 접지전압(Vss)이 공급된다.
상기 전원단자(Vcc) 및 접지단자(Vss)간에 제 2 PMOS 트랜지스터(P2), 제 2 NMOS 트랜지스터(N2) 및 기준(Reference) 메모리 셀(M2)이 직렬로 접속된다. 상기 기준 메모리 셀(M2)의 입력으로는 기준 메모리 셀(M2)을 구동하기 위한 콘트롤 게이트 전압(Vg)이 공급된다. 그리고, 상기 제 1 및 제 2 NMOS 트랜지스터(N1 내지 N2)의 게이트 입력으로는 각각의 비트라인(BL 및 BLr) 전압 및 인에이블 신호(enb)를 입력으로 하는 제 1 및 제 2 노아(NOR)게이트(2 및 3)의 출력이 공급된다. 상기 제 2 PMOS 트랜지스터(P2)의 입력으로는 접지전압(Vss)이 공급된다.
또한, 상기 메인 메모리 셀(M1)의 데이터가 출력되는 제 1 노드(K1)의 전압 및 상기 기준 메모리 셀(M2)의 데이터가 출력되는 제 2 노드(K2)의 전압은 각각 센스앰프(1)를 통해 센싱되어 출력단자(Dout)로 출력되게 된다.
도 2는 도 1의 등가 회로도로서, 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)는 제 1 및 제 2 저항(R1 및 R2) 성분으로 표현되며, 제 1 저항(R1) 값은 R이고, 제 2 저항(R2) 값은 R/N 값을 갖게 된다. 셀은 전류(Current) 소스로 표현되었다. 즉, 메인 메모리 셀(M1)을 통해 흐르는 전류(Icell)와, 기준 메모리 셀(M2)을 통해 흐르는 전류(Iref)로 표현되었다. 이를 수학식으로 유도하면, [수학식 1]과 [수학식 2]와 같이 된다.
K1=Vcc-IcellR
예를 들어, Icell과Iref가 같다고 가정하면, K1<K2 로 되고, K1=K2 가 성립되기 위해서는 비트라인(BL)에 흐르는 전류는 [수학식 3]과 같이 되어야 한다.
즉, [수학식 3]에서 PMOS 트랜지스터(P1 및 P2)의 부하 비(Load ratio) 만큼 메인 메모리 셀(M1)로 흐르는 전류가 크게 된다. 결국, [수학식 3]에 따라서 Icell의 값이 (1/N)Iref가 되는 경우에는 센스앰프(1)가 트리밍 된다. Icell과Iref는 전원전압(Vcc)에 비례하여 변하는 값을 갖게 된다. 즉, [수학식 4]와 같이 표현된다.
[수학식 4]에서 Vt는 도 1의 메모리 셀의 문턱전압(Vt)이다.
상기 [수학식 3]과 [수학식 4]의 결과로서, 전원전압(Vcc)에 따른 전류의 변화를 도 3에 나타내었다.
도 3에서, 기울기 3과 2는 서로 다른 문턱전압(Vt)을 갖는 메모리 셀의 전류 그래프이다. 문턱전압(Vt)은 기울기 2의 셀이 더 높음을 알 수 있다. 보통 플래쉬 메모리에서는 문턱전압(Vt)이 일정한 문턱전압(Vt1)이상으로 되어있는 셀은 프로그램된 셀이라 하며, 내부 알고리즘에 의해 데이터를 기록할 때, 셀의 문턱전압(Vt)을 일정한 문턱전압(Vt1) 이상(프로그램된 셀, 데이터 '0') 또는 일정한 문턱전압(Vt2) 이하(소거된 셀, 데이터 '1')가 되도록 한다.
기울기 1은 Iref가 기울기 3의 전류 특성을 갖는다고 가정할 때, [수학식 3]의 결과로 센스앰프(1)가 트리밍 하기 위한 Icell의 전류 값이다. 기울기 1의 아래쪽 영역의 전류를 갖는 셀은 프로그램된 셀이고, 반대로 위쪽 영역의 전류를 갖는 셀은 소거된 셀로 센싱되게 된다.
기울기 2의 경우 전원전압(Vcc)이 높아질수록 프로그램된 셀에 대한 독출 마진(Margin2)이 줄어들게 되고, 전원전압(Vcc)이 계속 높아지면(A), 더 이상 프로그램된 셀로 독출 되지 않게 된다. 따라서, 이러한 결과로 인해 고전압(High Vcc)에서 프로그램된 셀이 독출 동작시 페일(Fail)되므로 디바이스(Device)를 페일(Fail)시키게 되는 단점이 있다.
즉, 종래의 센스앰프는 PMOS 트랜지스터의 로드(Load)가 고정(Fix)되어 있어 전원전압(Vcc) 증가에 따른 프로그램된 셀의 전류 증가로 인해 셀이 불량(Fail)으로 판정되는 단점이 있다.
따라서, 본 발명은 플래쉬 메모리 셀의 프로그램 및 소거 상태를 독출하기 위해 전원전압을 검출하여 전원전압이 일정한 전원전압 이상으로 될 때 기준 메모리 셀의 데이터 출력 노드의 로드 비를 변경함으로써, 상기한 단점을 해소할 수 있는 센스앰프 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 센스앰프 회로는 전원단자 및 접지단자간에 직렬로 접속되는 제 1 PMOS 트랜지스터, 제 1 NMOS 트랜지스터 및 메인 메모리 셀과, 상기 전원단자 및 접지단자간에 직렬로 접속되는 제 2 PMOS 트랜지스터, 제 2 NMOS 트랜지스터 및 기준 메모리 셀과, 상기 메인 메모리 셀의 출력 데이터 및 상기 메모리 셀의 출력 데이터에 따라 출력단자로 센싱된 전압을 출력하기 위한 센스앰프와, 상기 전원단자 및 상기 기준 메모리 셀의 데이터 출력 노드간에 접속되며 인버터를 경유한 상기 전원전압 검출회로의 출력 전압을 입력으로 하는 제 3 PMOS 트랜지스터를 포함하여 구성된 것을 특징으로 한다.
도 1은 종래의 센스앰프 회로도.
도 2는 도 1의 등가 회로도.
도 3은 도 1을 설명하기 위해 도시한 메모리 셀의 독출 마진을 나타낸 도면.
도 4는 본 발명에 따른 센스앰프 회로도.
도 5는 도 4를 설명하기 위해 도시한 메모리 셀의 독출 마진을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 11: 센스앰프 M1, M11: 메인 메모리 셀
M2, M12: 기준 메모리 셀 14: 전원전압 검출회로
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 4는 본 발명에 따른 센스앰프 회로도이다.
전원단자(Vcc) 및 접지단자(Vss)간에 제 1 PMOS 트랜지스터(P11), 제 1 NMOS 트랜지스터(N11) 및 메인 메모리 셀(M11)이 직렬로 접속된다. 상기 메인 메모리 셀(M11)의 입력으로는 메인 메모리 셀(M11)을 구동하기 위한 콘트롤 게이트 전압(Vg)이 공급된다. 상기 제 1 PMOS 트랜지스터(P11)의 입력으로는 접지전압(Vss)이 공급된다.
상기 전원단자(Vcc) 및 접지단자(Vss)간에 제 2 PMOS 트랜지스터(P12), 제 2 NMOS 트랜지스터(N12) 및 기준 메모리 셀(M12)이 직렬로 접속된다. 상기 기준 메모리 셀(M12)의 입력으로는 기준 메모리 셀(M12)을 구동하기 위한 콘트롤 게이트 전압(Vg)이 공급된다. 상기 제 2 PMOS 트랜지스터(P12)의 입력으로는 전원전압(Vcc) 검출회로(14)의 출력 전압이 공급된다.
그리고, 상기 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)의 게이트 입력으로는 비트라인(BL 및 BLr) 전압 및 인에이블신호(enb)를 각각 입력으로 하는 제 1 및 제 2 노아(NOR)게이트(12 및 13)의 출력 전압이 공급된다.
또한, 상기 메인 메모리 셀(M11)의 데이터가 출력되는 제 1 노드(K11)의 전압 및 상기 기준 메모리 셀(M12)의 데이터가 출력되는 제 2 노드(K12)의 전압은 각각 센스앰프(11)를 통해 센싱되어 출력단자(Dout)로 출력되게 된다.
한편, 상기 전원단자(Vcc) 및 상기 기준 메모리 셀(M12)의 데이터가 출력되는 제 2 노드(K12)간에는 인버터(I11)를 경유한 상기 전원전압(Vcc) 검출회로(14)의 출력 전압을 입력으로 하는 제 3 PMOS 트랜지스터(P13)가 접속된다.
상술한 바와 같은 본 발명의 특징은 전원전압(Vcc)을 검출하기 위한 전원전압 검출회로(14)의 출력 전압에 따라 상기 기준 메모리 셀(M12)의 데이터가 출력되는 제 2 노드(K12)의 부하 비(Load ratio)를 변경하게 된다. 전원전압(Vcc)이 전원전압 검출 레벨 이하이면, 상기 전원전압 검출회로(14)의 출력 전압은 로우 상태로 되어 상기 제 2 노드(K12)를 인에이블(Enable)시키게 되고, 전원전압(Vcc)이 전원전압 검출 레벨 이상이면, 상기 전원전압 검출회로(14)의 출력 전압은 하이 상태로 되어 상기 제 2 노드(K12)를 디스에이블(Disable)시키게 되고, 상기 제 3 PMOS 트랜지스터(P13)가 턴온 되어 센스앰프(11)가 저전압(Low Vcc)일 때와는 다른 부하(Load) 값을 갖게 된다.
도 5는 본 발명에 따른 독출 마진을 설명하기 위해 도시한 도면이다.
센스앰프(11)의 트리밍은 기울기 1과 같이 고정된 것이 아니고, 기울기 4로도 나타낸다. 기울기 4는 전원전압 검출 회로의 출력전압을 기준으로 서로 다른 기울기를 나타낸 것이다. 따라서, 종래의 센스앰프는 'A' 지점 이상의 전원전압에서 프로그램된 셀이 페일(Fail)로 판정되었으나, 본 발명의 센스앰프는 그보다 높은 'B' 지점에서 페일(Fail)됨을 알 수 있다. 이와 같이 본 발명은 고전압(High) 독출 마진을 갖게 된다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 셀의 프로그램 및 소거 상태를 독출하기 위해 전원전압을 검출하여 전원전압이 일정한 전원전압 이상으로 될 때 기준 메모리 셀의 데이터 출력 노드의 로드 비를 변경함으로써, 고전압 센싱 마진을 개선할 수 있는 탁월한 효과가 있다.

Claims (3)

  1. 전원단자 및 접지단자간에 직렬로 접속되는 제 1 PMOS 트랜지스터, 제 1 NMOS 트랜지스터 및 메인 메모리 셀과,
    상기 전원단자 및 접지단자간에 직렬로 접속되는 제 2 PMOS 트랜지스터, 제 2 NMOS 트랜지스터 및 기준 메모리 셀과,
    상기 메인 메모리 셀의 출력 데이터 및 상기 메모리 셀의 출력 데이터에 따라 출력단자로 센싱된 전압을 출력하기 위한 센스앰프와,
    상기 전원단자 및 상기 기준 메모리 셀의 데이터 출력 노드간에 접속되며 인버터를 경유한 상기 전원전압 검출회로의 출력 전압을 입력으로 하는 제 3 PMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 센스앰프 회로.
  2. 제 1 항에 있어서,
    상기 제 2 PMOS 트랜지스터는 상기 전원전압 검출회로의 출력 전압을 입력으로 하는 것을 특징으로 하는 센스앰프 회로.
  3. 제 1 항에 있어서,
    상기 센스앰프의 출력 데이터는 상기 전원전압 검출회로의 출력 전압에 따라 변화되는 상기 기준 메모리 셀의 데이터 출력 노드 값에 따라 결정되는 것을 특징으로 하는 센스앰프 회로.
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US7609555B2 (en) 2004-06-29 2009-10-27 Samsung Electronics Co., Ltd. Sensing circuit for flash memory device operating at low power supply voltage

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