KR20000043178A

KR20000043178A - Convolutional interleaver

Info

Publication number: KR20000043178A
Application number: KR1019980059528A
Authority: KR
Inventors: 최창호
Original assignee: 전주범; 대우전자 주식회사
Priority date: 1998-12-28
Filing date: 1998-12-28
Publication date: 2000-07-15

Abstract

PURPOSE: A convolutional interleaver is provided to share interleavers of various standards by using an adder, an amplifier, and a unit delayer for addressing instead of a ROM table. CONSTITUTION: A mode selector(100) outputs first, second, and third signals in response to the number of the branches, a multiplication value of the number of registers, and a mode setting signal. An up counter(200) generates a count signal increasing one by one from the first signal in response to a clock signal. An addressing generator(300) is provided with the second and third signals in synchronization of the clock signal together with the count signal to generate an address signal. A memory(400) interleaves digital television data in response to the address signal.

Description

콘볼루셔널 인터리버Convolutional Interleaver

본 발명은 콘볼루셔널 인터리버에 관한 것으로, 보다 상세하게는 콘벌루셔널 인터리버의 어드레스발생부를 합산기와 승산기를 이용하므로써 여러 규격의 컨볼루셔널 인터리버를 공유할 수 있는 콘볼루셔널 인터리버에 관한 것이다.The present invention relates to a convolutional interleaver, and more particularly, to a convolutional interleaver capable of sharing a convolutional interleaver of various standards by using an adder and a multiplier.

도 1은 일반적인 디지털 텔레비젼의 VSB 송신기(Transmitter)의 블록도이다.1 is a block diagram of a VSB transmitter of a general digital television.

도 1을 참조하면, 상기 인터리버는 리드-솔로몬 인코더(Reed-Solomon Encoder)와 트렐리스 인코더(Trellis Encoder) 사이에 위치되어, 버스트 에러 등을 방지하기 위하여 코드워드 심볼을 의사무작위 인터리브 포맷으로 변환하기 위한 장치이다.Referring to FIG. 1, the interleaver is located between a Reed-Solomon Encoder and a Trellis Encoder, and converts codeword symbols into pseudorandom interleaved formats to prevent burst errors. It is an apparatus for doing so.

상기 코드워드심볼이 인터리빙(Interleaving)되는 과정과 디인터리빙(Deinterleaving)되는 과정을 간략히 설명한다.A process of interleaving and deinterleaving of the codeword symbol will be briefly described.

도 2a 내지 도 2d는 종래의 선입선출(FIFO; First-In First-Out) 방식을 이용한 콘볼루셔널 인터리버/디인터리버의 일 예를 설명하기 위한 블럭도이다.2A to 2D are block diagrams illustrating an example of a convolutional interleaver / deinterleaver using a conventional first-in first-out (FIFO) method.

도 2a 내지 도 2d를 참조하면, 인터리버와 디인터리버에는 각각 4개의 브렌치가 있다.2A to 2D, there are four branches in the interleaver and the deinterleaver.

상기 인터리버의 첫 번째 브렌치에는 레지스터가 없고, 두 번째 브렌치에는 하나의 레지스터가 있고, 세 번째 브렌치에는 두 개의 레지스터가 있으며, 네 번째 브렌치에는 3개의 레지스터가 있으며, 또한 상기 디인터리버에는 상기한 인터리버와는 역순으로 레지스터가 배치된다.There is no register in the first branch of the interleaver, there is one register in the second branch, there are two registers in the third branch, there are three registers in the fourth branch, and the deinterleaver has Registers are placed in reverse order.

동작시 인코더로부터 제공되는 4개의 코드워드심볼을 제공받아 제1단을 통해 출력측으로 바이패스하고, 제2단에는 하나의 레지스터를 통해 출력측에 제공하고, 제3단에는 두 개의 레지스터를 통해 출력측에 제공하고 제4단에는 세 개의 레지스터를 통해 출력측에 제공한다.In operation, four codeword symbols are provided from the encoder and bypassed to the output side through the first stage, provided to the output side through one register in the second stage, and outputted through the two registers in the third stage. The fourth stage is provided to the output side through three registers.

도 2a를 참조하면, 심볼 1 내지 4가 인코더로부터 제공되어 인터리버의 입력단에 로드되고, 인터리버의 출력단에는 심볼 1이 출력되어 디인터리버의 입력단에 제공되어 레지스터에 저장되므로 디인터리버의 출력단에는 어떠한 심볼도 출력되지 않는다.Referring to FIG. 2A, symbols 1 to 4 are provided from an encoder to be loaded at an input of an interleaver, a symbol 1 is output at an output of an interleaver, and provided to an input of a deinterleaver and stored in a register. No output

도 2b를 참조하면, 첫 번째 4개의 심볼은 레지스터내에 쉬프트되고, 심볼 5 내지 8은 인터리버의 입력측에 제공되는 상태이다.Referring to FIG. 2B, the first four symbols are shifted into registers, and symbols 5 to 8 are provided to the input side of the interleaver.

도 2c를 참조하면, 심볼 9내지 12가 인터리버에 입력된다, 디인터리버는 이제 메시지심볼을 파일링하나 아직은 디코더에 제공하지는 않는 상태이다.Referring to FIG. 2C, symbols 9-12 are input to the interleaver. The deinterleaver now filing a message symbol but not providing it to the decoder yet.

마지막으로 도 2d를 참조하면, 심볼 13 내지 16이 인터리버에 입력되고, 심볼 1 내지 4가 디코더에 제공된다.Finally, referring to FIG. 2D, symbols 13 through 16 are input to the interleaver, and symbols 1 through 4 are provided to the decoder.

도 3a는 종래의 롬-테이블을 이용한 인터리버의 블록도이고, 도 3b는 종래의 롬-테이블방식에 의해 B=4, N=8일 때, 롬 테이블의 각 어드레스에 저장된 데이터의 일 예를 나타내기 위한 도면이다.FIG. 3A is a block diagram of an interleaver using a conventional ROM table, and FIG. 3B illustrates an example of data stored at each address of the ROM table when B = 4 and N = 8 according to a conventional ROM table method. It is a drawing for betting.

도 3a 내지 도 3b를 참조하면, 롬-테이블을 이용한 인터리버는 카운터, 롬-테이블, 메모리로 구성되어 데이터클럭신호( f_CLK )에 응답하여 입력되는 데이터(DATA)를 인터리빙하여 인터리브된 신호를 출력한다.3A to 3B, an interleaver using a ROM table includes a counter, a ROM table, and a memory so that a data clock signal ( f _CLK The interleaved data DATA is interleaved and the interleaved signal is output.

동작시, 상기 데이터클럭신호( f_CLK )에 의해 1씩 증가하면 롬-테이블의 어드레스 입력에 가게되고 그 어드레스에 해당하는 롬값을 출력한다. 이 값이 실제 데이터를 써넣는 SRAM의 주소가 된다.In operation, the data clock signal ( f _CLK Increment by 1) goes to the address input of the ROM-table and outputs the ROM value corresponding to that address. This value is the address of the SRAM into which the actual data is written.

그러나 상기한 종래의 콘벌루셔널 디인터리버는 디지털 데이터의 디인터리빙시, 선입선출방식이나 롬-테이블(ROM-table)방식을 이용한 어드레싱을 사용하여 하드웨어상에 고정되고 나면 고정된 특정 규격에만 유용하고, 하드웨어상에 고정되지 않은 규격의 경우에는 규격의 변경이 불가능하여 디인터리빙을 수행하지 못하는 문제점이 있었다.However, the above conventional convolutional deinterleaver is useful only for fixed specific specifications once fixed on the hardware by using first-in-first-out or ROM-table addressing when deinterleaving digital data. In the case of specifications that are not fixed on the hardware, there is a problem that deinterleaving cannot be performed because the specifications cannot be changed.

이에, 본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로, 본 발명의 목적은 여러 규격의 인터리버를 공유할 수 있는 콘벌루셔널 인터리버를 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a convolutional interleaver capable of sharing interleavers of various standards.

도 1은 일반적인 디지털 텔레비젼의 VSB 송신기의 블록도;1 is a block diagram of a VSB transmitter of a typical digital television;

도 2a 내지 도 2d는 종래의 선입선출(FIFO) 방식을 이용한 콘볼루셔널 인터리버/디인터리버의 일 예를 설명하기 위한 블럭도;2A to 2D are block diagrams illustrating an example of a convolutional interleaver / deinterleaver using a conventional first-in first-out (FIFO) method;

도 3a는 종래의 롬-테이블을 이용한 인터리버의 블록도;3A is a block diagram of an interleaver using a conventional ROM-table;

도 3b는 종래의 롬-테이블방식에 의해 B=4, N=8일 때, 롬 테이블의 각 어드레스에 저장된 데이터의 일 예를 나타내기 위한 도면;3B is a diagram for illustrating an example of data stored in each address of a ROM table when B = 4 and N = 8 according to a conventional ROM-table method;

도 4는 본 발명의 일 실시예에 의한 컨벌루셔널 인터리버의 블록도;4 is a block diagram of a convolutional interleaver according to one embodiment of the present invention;

도 5는 미국의 디지털 텔레비젼 규격인 VSB의 데이터 포맷;5 is a data format of VSB, a digital television standard of the United States;

도 6은 상기한 도 5의 필드 동기 포맷;6 is the field synchronization format of FIG. 5 described above;

도 7은 일반적인 VSB수신기의 블록도;7 is a block diagram of a typical VSB receiver;

도 8은 상기한 도 4의 모드설정신호를 설명하기 위한 블록도; 그리고8 is a block diagram illustrating the mode setting signal of FIG. 4 described above; And

도 9는 일반적인 케이블에서 주파수와 신호 대 잡음비의 관계를 설명하기 위한 도면이다.9 is a view for explaining the relationship between the frequency and signal to noise ratio in a typical cable.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 모드선택부 200 : 업카운터부100: mode selection unit 200: up counter unit

300 : 어드레스발생부 310 : 승산기300: address generator 310: multiplier

320 : 합산기 330 : 유니트 지연기320: summer 330: unit delay

340 : 모듈로 400 : 메모리340: Modulo 400: memory

상기한 본 발명의 목적을 실현하기 위하여, 본 발명은 제공되는 디지털 텔레비젼 데이터를 의사무작위 순서로 변환하여 인터리브된 데이터를 출력하는 인터리버에 있어서, 브렌치의 수와 레지스터의 승산값과 상기 브렌치의 수가 롬-테이블형태로 설정되어 모드설정신호에 응답하여 제1, 제2, 제3 신호를 출력하기 위한 모드선택부;In order to realize the above object of the present invention, the present invention provides an interleaver for converting provided digital television data into a pseudorandom order and outputting interleaved data, wherein the number of branches, the multiplication value of a register, and the number of branches are ROM. A mode selection unit set in a table form and outputting first, second and third signals in response to the mode setting signal;

상기 제1 신호를 제공받아 입력되는 클럭신호에 응답하여 제1 신호부터 하나씩 증가하는 카운트신호를 발생하기 위한 업카운터부;An up counter unit for generating a count signal incremented by one from the first signal in response to the clock signal received from the first signal;

상기 클럭신호에 동기하여 상기 제2 신호와 제3 신호를 제공받고 상기 카운트신호를 제공받아 어드레스신호를 발생하기 위한 어드레스발생부; 그리고An address generator for receiving the second signal and the third signal in synchronization with the clock signal, and receiving the count signal to generate an address signal; And

일단을 통해 디지털 텔레비젼 데이터를 제공받고, 상기 어드레스발생부로부터 제공되는 어드레스신호에 응답하여 상기 입력데이터를 인터리브하기 위한 메모리를 구비하는 컨볼루셔널 인터리버를 제공한다.Provided is a convolutional interleaver provided with digital television data through one end and having a memory for interleaving the input data in response to an address signal provided from the address generator.

상기한 컨볼루셔널 인터리버에 의하면, 롬-테이블을 이용한 어드레싱 방법을 수정하여 롬-테이블 대신에 합산기와 승산기 및 유니트 지연기를 써서 어드레싱하므로써 여러 규격의 인터리버를 공유할 수 있다.According to the convolutional interleaver described above, an interleaver of various standards can be shared by modifying an addressing method using a ROM-table and addressing using an adder, a multiplier, and a unit delayer instead of the ROM-table.

설정된 제1, 제2, 제3 신호에 응답하여 입력되는 디지털 텔레비젼 데이터를 인터리빙 처리할 수 있다.The digital television data input in response to the set first, second, and third signals can be interleaved.

이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention through an embodiment of the present invention.

도 4는 본 발명의 일 실시예에 의한 컨벌루셔널 인터리버의 블록도이다.4 is a block diagram of a convolutional interleaver according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 의한 컨벌루셔널 인터리버는 모드선택부(100), 업카운터부(200), 어드레스발생부(300), 그리고 메모리(400)로 구성되어 디지털 텔레비젼 데이터를 제공받아 인터리브된 데이터를 출력한다.Referring to FIG. 4, the convolutional interleaver according to an embodiment of the present invention includes a mode selection unit 100, an up counter unit 200, an address generator 300, and a memory 400. It receives data and outputs interleaved data.

상기 모드선택부(100)는 입력되는 모드설정신호(99)에 응답하여 제1 데이터를 상기 업카운터부(200)에 제공하고, 제2 데이터 및 제3 데이터를 상기 어드레스발생부(300)에 제공한다. 이때 상기 모드선택부(100)는 브렌치값을 나타내는 복수개의 B값과 상기 브렌치값과 레지스터값의 승산신호인 복수개의 N값이 롬-테이블 형태로 저장된다. 예를들어, N=208, B=52인 경우에는 ATSC규격을 나타내고, N=208, B=26인 경우에는 미국의 케이블 텔레비젼 규격을 나타내며, N=204, B=17인 경우에는 미국의 위성방송 규격을 나타낸다.The mode selector 100 provides first data to the up counter unit 200 in response to the input mode setting signal 99, and supplies second data and third data to the address generator 300. to provide. At this time, the mode selector 100 stores a plurality of B values representing a branch value and a plurality of N values that are multiplication signals of the branch value and the register value in the form of a ROM-table. For example, if N = 208, B = 52, it represents the ATSC standard; if N = 208, B = 26, the US cable television standard; if N = 204, B = 17, the US satellite Represents a broadcast standard.

상기 모드선택부(100)를 재 언급하면, 상기 제1 데이터는 상기 모드 선택을 위한 모드설정신호(99)에 의해 출력되는 브렌치(B)의 수이고, 제2 데이터는 상기 모드 선택에 의해 출력되는 레지스터(M)의 수이고, 그리고 제3 데이터는 상기 브렌치의 수에서 1을 감산한 신호에 브렌치의 수와 레지스터의 수를 곱한 데이터를 승산하고 승산된 데이터를 2로 제산한 후 1을 더한 데이터( )이다.Referring again to the mode selection unit 100, the first data is the number of branches B output by the mode setting signal 99 for the mode selection, and the second data is output by the mode selection. And the third data is a signal obtained by subtracting 1 from the number of branches and multiplying the number of branches by the number of registers and multiplying the multiplied data by 2 and then adding 1 data( )to be.

상기 업카운터(200)는 리셋신호(RESET)를 제공받고, 상기 제1 데이터(B)를 제공받아 입력되는 클럭신호(CLK)에 응답하여 제1 데이터부터 1씩 증가하는 카운트신호(B+x)를 상기 어드레스발생부(300)에 제공한다.The up counter 200 receives a reset signal RESET, and receives a count signal B + x that is incremented by one from the first data in response to the clock signal CLK received from the first data B. ) Is provided to the address generator 300.

상기 어드레스발생부(300)는 상기 클럭신호(CLK)에 동기하여 상기 제2 데이터(N/B)와 제3 데이터( )를 제공받고, 상기 카운트신호(B+x)를 제공받아 어드레스신호(ADDR)를 상기 메모리(400)에 제공한다.The address generator 300 synchronizes the second data N / B and the third data in synchronization with the clock signal CLK. ) Is received, and the count signal B + x is received to provide an address signal ADDR to the memory 400.

보다 상세히는 상기 어드레스발생부(300)는 승산기(310), 합산기(320), 유니트 지연기(330), 그리고 모듈로(340)로 구성된다.In more detail, the address generator 300 includes a multiplier 310, a summer 320, a unit delayer 330, and a modulo 340.

상기 승산기(310)는 상기 모드선택부(100)로부터 제공되는 제2 데이터(N/B)와 상기 업카운터(200)로부터 제공되는 제1 데이터가 1씩 증가하는 신호(B+x)를 승산 연산하여 승산신호( )를 상기 합산기(320)에 제공한다.The multiplier 310 multiplies the second data (N / B) provided from the mode selector 100 and the signal B + x in which the first data provided from the up counter 200 increases by one. Multiplication signal ) Is provided to the summer 320.

상기 합산기(320)는 상기 모듈로(340)로부터 피드백되어 입력되는 어드레스신호(c(x-1))와 상기 승산기(310)로부터 제공되는 승산신호( )와의 합산 연산을 행한 후 합산신호(c(x); 321)를 상기 유니트 지연기(330)에 제공한다. 이때 상기 합산신호 c(x)는 로 나타낼 수 있다.The summer 320 is an address signal c (x-1) fed back from the modulo 340 and a multiplier signal provided from the multiplier 310. ) And then adds the sum signal c (x) 321 to the unit delayer 330. In this case, the sum signal c (x) is It can be represented by.

상기 유니트 지연기(330)는 바람직하게는 D-플립플롭으로 구성되어, D-포트를 통해 입력되는 상기 합산신호(c(x); 321)를 클럭-포트를 통해 입력되는 상기 클럭신호(CLK)에 동기하여 소정 시간동안 지연시킨 후 지연신호(331)를 Q-포트를 통해 상기 모듈로(340)에 제공한다.The unit delay unit 330 is preferably configured as a D-flip flop so that the sum signal c (x) 321 input through the D-port is input through the clock port CLK. The delay signal 331 is delayed for a predetermined time in synchronism with the < RTI ID = 0.0 >

상기 모듈로(340)는 바람직하게는 모듈로 로서 상기 유니트 지연기(330)로부터 제공되는 지연신호(331)를 제3 신호( )로 제산 연산하여 얻은 어드레스신호(341)를 상기 합산기(320) 및 상기 메모리(400)에 각각 제공한다.The modulo 340 is preferably modulo As a delay signal 331 provided from the unit delayer 330 as a third signal ( The address signal 341 obtained by the division operation is provided to the summer 320 and the memory 400, respectively.

바람직하게는 SRAM으로 구성된 상기 메모리(400)는 일단을 통해 디지털 텔레비젼 데이터(DATA)를 제공받고, 상기 모듈로(340)로부터 제공되는 어드레스신호(341)에 응답하여 상기 디지털 텔레비젼 데이터(DATA)를 인터리빙 처리한 후 인터리브된 데이터를 출력한다.Preferably, the memory 400 composed of SRAM receives digital television data DATA through one end thereof, and receives the digital television data DATA in response to an address signal 341 provided from the modulo 340. After interleaving, interleaved data is output.

이상에서는 모드설정신호(99)에 응답하여 디지털 텔레비젼 데이터를 인터리빙하기 위한 인터리버에 대해 설명하였다. 이때 상기 모드설정신호(99)에 대해 간략히 설명하면, 하기와 같다.In the above, the interleaver for interleaving digital television data in response to the mode setting signal 99 has been described. In this case, the mode setting signal 99 will be briefly described as follows.

도 5는 미국의 디지털 텔레비젼 규격인 VSB의 데이터 포맷을 나타내고, 도 6은 상기한 도 5에서 필드 동기(Field sync)의 포맷을 나타낸다.FIG. 5 shows the data format of VSB, which is the US digital television standard, and FIG. 6 shows the format of field sync in FIG.

도 7은 일반적인 VSB 수신기의 블록도이다.7 is a block diagram of a typical VSB receiver.

상기한 도 7을 참조하면, 수신신호의 비트에러는 위상 추종기의 출력과 트렐리스 디코더의 출력, A를 통해 검출되거나 또는 데이터 디인터리버의 출력과 리드-솔로몬 디코더의 출력, B를 통해 검출될 수 있고, 또한 상기 도 5와 도 6에서 언급한 필드 동기(Field sync)의 모드부분을 검출해서 디코딩할 수 있다.Referring to FIG. 7, the bit error of the received signal is detected through the output of the phase follower and the output of the trellis decoder, A, or through the output of the data deinterleaver and the output of the Reed-Solomon decoder, B. In addition, it is also possible to detect and decode the mode part of the field sync mentioned in FIGS. 5 and 6.

도 8은 상기한 도 4의 모드설정신호(99)를 설명하기 위한 블록도이고, 도 9는 일반적인 케이블에서 주파수(f)와 신호 대 잡음비(SNR)의 관계를 설명하기 위한 도면이다.FIG. 8 is a block diagram for explaining the mode setting signal 99 of FIG. 4, and FIG. 9 is a diagram for explaining a relationship between a frequency f and a signal-to-noise ratio SNR in a general cable.

상기한 도 8 내지 도 9를 참조하면, VSB 수신기는 상기한 도 7에 언급한 바와같이 유선 또는 무선으로 제공되는 VSB신호를 수신(도면상에서는 무선으로 제공되는 VSB신호를 수신)하여 비트에러비(Bit error ratio; BER)를 검출하고, 검출된 비트에러비는 모드제어기에 제공되어 모드설정신호(99)를 상기한 도 1에 언급한 VSB 수신기의 데이터인터리버에 제공하여 해당되는 VSB 모드를 선택한다.8 to 9, the VSB receiver receives a VSB signal provided in a wired or wireless manner (receiving a VSB signal provided wirelessly in the drawing) as mentioned in FIG. Bit Error Ratio (BER) is detected and the detected bit error ratio is provided to the mode controller to provide the mode setting signal 99 to the data interleaver of the VSB receiver mentioned in FIG. .

보다 상세히는 전송 채널의 환경이 좋지않아 신호 대 잡음비(SNR; Signal to Noise Ratio)가 낮아지면 상기 VSB수신기의 비트에러비 출력을 상기 VSB송신기로 피드백시켜 해당되는 VSB모드를 선택한다. 예를들어 현재 수신 데이터의 모드가 8-레벨 VSB모드인 경우에, 검출되는 비트에러비가 크면, 4-레벨 VSB모드를 설정하도록 모드설정신호를 발생하여 VSB모드레벨을 낮게 조정하고, 또한 비트에러비가 작으면, 16-레벨 VSB모드를 설정하도록 모드설정신호를 발생하여 VSB모드레벨을 크게 조정하므로써 도 9에 도시한 바와 같이 채널환경에 적응적으로 모드를 변경할 수 있다.In more detail, when the signal-to-noise ratio (SNR) is low because the environment of the transmission channel is not good, the bit error ratio output of the VSB receiver is fed back to the VSB transmitter to select a corresponding VSB mode. For example, when the current received data mode is 8-level VSB mode, if the detected bit error ratio is large, a mode setting signal is generated to set the 4-level VSB mode, and the VSB mode level is adjusted low. If the ratio is small, the mode can be changed adaptively to the channel environment as shown in Fig. 9 by generating a mode setting signal to set the 16-level VSB mode and adjusting the VSB mode level to be large.

이상 설명한 바와 같이, 본 발명에서는 종래의 롬-테이블을 이용한 SRAM 어드레싱방법을 수정하여 롬-테이블 대신에 합산기와 승산기 및 유니트 지연기를 사용하여 어드레싱하므로써 여러 규격의 인터리버를 공유할 수 있다.As described above, in the present invention, an interleaver of various specifications can be shared by modifying a conventional SRAM addressing method using a ROM table and using an adder, a multiplier, and a unit delayer instead of a ROM table.

이상, 설명한 바와 같이 본 발명에 따르면, 종래에는 롬-테이블을 이용하여 SRAM 어드레싱을 수행하여 디지털 텔레비젼 데이터를 인터리빙하였고, 상이한 규격을 갖는 디지털 텔레비젼 데이터를 인터리빙하기 위해서는 별도의 인터리버를 구성하여야 하는 번거러움이 있었으나, 본 발명에 의하면 상기한 종래의 롬-테이블을 이용한 SRAM 어드레싱 방법을 수정하여 롬-테이블 대신에 합산기와 승산기, 유니트 지연기 등을 사용하여 어드레싱하므로써 여러 규격의 인터리버를 공유할 수 있다.As described above, according to the present invention, conventionally, interleaving digital television data by performing SRAM addressing using a ROM-table, and in order to interleave digital television data having different standards, it is necessary to configure a separate interleaver. However, according to the present invention, the interleavers of various standards can be shared by modifying the conventional SRAM addressing method using the ROM-table and addressing using an adder, a multiplier, a unit delayer, etc. instead of the ROM-table.

또한 전송 채널의 환경이 좋지 않아 신호 대 잡음비(SNR)가 낮아지면 VSB수신기로부터 검출되는 비트에러비(BER)를 VSB송신기로 피드백시켜 VSB모드 레벨을 업시키거나 또는 다운시키도록 해당되는 VSB모드를 선택하므로써 전송 채널의 환경에 적응적으로 VSB모드를 변경시킬 수 있다.In addition, when the signal-to-noise ratio (SNR) decreases due to a poor transmission channel environment, the corresponding VSB mode is raised to feed back the bit error ratio (BER) detected from the VSB receiver to the VSB transmitter to raise or lower the VSB mode level. By selecting, the VSB mode can be changed to adapt to the transport channel environment.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

Claims

제공되는 디지털 텔레비젼 데이터를 의사무작위 순서로 변환하여 인터리브된 데이터를 출력하는 인터리버에 있어서, 브렌치갯수와 레지스터갯수의 승산값(N)과 상기 브렌치갯수(B)가 롬-테이블형태로 설정되어 인가되는 모드설정신호(99)에 응답하여 제1, 제2, 제3 신호를 출력하기 위한 모드선택수단(100);An interleaver which converts the provided digital television data into a pseudorandom order and outputs interleaved data, wherein the multiplication value N of the number of branches and the number of registers and the number of branches B are set in the form of a ROM table. Mode selection means (100) for outputting first, second, and third signals in response to the mode setting signal (99);

상기 제1 신호를 제공받아 입력되는 클럭신호에 응답하여 제1 신호부터 하나씩 증가하는 카운트신호를 발생하기 위한 업카운터수단(200);Up-counter means (200) for generating a count signal incremented by one from the first signal in response to the received clock signal;

상기 클럭신호에 동기하여 상기 제2 신호와 제3 신호를 제공받고 상기 카운트신호를 제공받아 어드레스신호(ADDR)를 발생하기 위한 어드레스발생수단(300); 그리고Address generating means (300) for receiving the second signal and the third signal in synchronization with the clock signal, and receiving the count signal to generate an address signal ADDR; And

일단을 통해 디지털 텔레비젼 데이터(DATA)를 제공받고, 상기 어드레스발생수단(300)으로부터 제공되는 어드레스신호에 응답하여 상기 데이터(DATA)를 인터리빙하기 위한 메모리(400)를 포함하는 것을 특징으로 하는 컨볼루셔널 인터리버.And a memory (400) for receiving digital television data (DATA) through one end and interleaving the data (DATA) in response to an address signal provided from the address generating means (300). Interleaver.

제 1 항에 있어서, 상기 제1 신호는 브렌치의 갯수(B)이고, 제2 신호는 레지스터의 갯수(M= )이며, 그리고 제3 신호는 브렌치의 수에서 1을 감산한 신호에 브렌치갯수와 레지스터갯수를 곱한 신호를 승산하고 승산된 신호를 2로 제산한 후 1을 더( )한 것을 특징으로 하는 컨벌루셔널 인터리버.The method of claim 1, wherein the first signal is the number of branches B, and the second signal is the number of registers M =. ), And the third signal multiplies the signal obtained by subtracting 1 from the number of branches by the signal multiplied by the number of branches and registers, dividing the multiplied signal by 2, and then adding 1 ( A convolutional interleaver characterized in that.

제 1 항에 있어서, 상기 어드레스발생수단(300)은The method of claim 1, wherein the address generating means 300

상기 모드선택수단으로부터 제공되는 제2 신호와 상기 업카운터수단으로부터 제공되는 제1 신호가 1씩 감소하는 신호를 승산 연산하여 승산신호를 발생하기 위한 승산기(310);A multiplier (310) for generating a multiplication signal by multiplying the second signal provided from the mode selection means and the signal of which the first signal provided from the up counter means decreases by one;

피드백되어 입력되는 제산신호와 상기 승산신호의 합신호를 발생하기 위한 합산기(321);A summer 321 for generating a sum signal of the division signal and the multiplication signal fed back and inputted;

상기 합신호를 지연시키기 위한 지연기(330); 그리고A delayer (330) for delaying the sum signal; And

상기 지연신호를 제3 신호( )로 제산 연산하여 상기 제산신호를 상기 합산기(320)에 제공하고, 또한 어드레스(ADDR)를 발생하기 위한 모듈로(340)를 포함하는 것을 특징으로 하는 컨벌루셔널 인터리버.The delay signal is converted into a third signal ( And a modulo (340) for providing a divide signal to the adder (320) and generating an address (ADDR).