KR20000042962A - Method for processing data of duplexing cpu - Google Patents

Abstract

PURPOSE: A method for processing data of a duplexing central processing unit(CPU), is provided to immediately perform a system function without information data loss of the system by using data recorded in a shared memory, though a standby processor is transferred to an operating processor. And the method enables to prevent a loss of data inputted into the system. CONSTITUTION: A method for processing data of a duplexing central processing unit(CPU), comprises the steps of; deciding whether an error is generated in an operating processor(a first decision step); operating a standby processor when an error is generated in the operating processor(a first processing step); reading and performing data from a shared memory(a second processing step); deciding whether the processed data requires to be stored in common(a second decision step); storing the data requiring to be stored in common in the shared memory(a third processing step).

Description

이중화 중앙처리장치의 데이터 처리 장치 및 그 방법Data processing device and method of the redundant central processing unit

본 발명은 중앙처리장치의 이중화 회로에 관한 것으로, 특히, 이중화된 중앙처리장치(CPU)의 데이터 정보 처리 장치 및 그 방법에 관한 것이다.The present invention relates to a duplex circuit of a central processing unit, and more particularly, to a data information processing apparatus and a method of a centralized central processing unit (CPU).

대규모의 데이터를 처리하는 장비(System) 또는 정확한 데이터의 처리를 요구하고, 연속 가동되는 상용 장비 등에서는 중앙처리장치(CPU: Central Processing Unit)를 이중화함으로서, 혹, 발생되는 소프트웨어(S/W)의 장애(Error) 및 하드웨어(H/W)의 장애 또는 시스템 운영자의 요구에 의하여, 현재 활성화되어 동작 중인 중앙 처리 장치가 비활성 상태의 대기 상태로 바뀌고, 비활성 상태의 중앙 처리장치는 활성화 상태의 동작 중인 중앙처리장치로 바뀌면서, 데이터의 공유 처리가 중요한 문제로 나타나게 된다.System that processes large amounts of data, or requires accurate data processing, and commercially operated equipment that is continuously operated, by dualizing the central processing unit (CPU), or software generated (S / W) Error and hardware (H / W) or system operator's request, the currently active and running central processing unit becomes inactive standby, and the inactive central processing unit is activated. As the central processing unit is switched, sharing of data becomes an important issue.

이하, 첨부된 도면을 참조하여 종래 기술에 의한 이중화 중앙처리장치의 데이터 처리 장치 및 그 방법을 설명한다.Hereinafter, with reference to the accompanying drawings will be described a data processing apparatus and method of a redundant central processing unit according to the prior art.

도1 은 종래의 기술에 의한 이중화 중앙처리장치의 기능 블록도 이다.1 is a functional block diagram of a redundant central processing unit according to the prior art.

종래의 기술에 의한 이중화 중앙처리장치(또는 프로세서)는 장치의 각부를 제어하고 필요한 데이터를 처리하는 기능의 제1 및 제2 프로세서(10,15)와, 상기의 제1 및 제2 프로세서(10,15)가 처리한 데이터를 저장하는 기능의 메모리(30)와, 상기의 제1 및 제2 프로세서(10,15)와 메모리(30)의 데이터 전송 선로를 제어하는 기능의 제1 및 제2 버스 제어기(20,25)로 구성된다.The redundant central processing unit (or processor) according to the prior art includes first and second processors 10 and 15 having functions of controlling parts of the apparatus and processing necessary data, and the first and second processors 10 described above. And a memory 30 having a function of storing data processed by the controller 15 and a data transmission line of the first and second processors 10 and 15 and the memory 30. It is composed of bus controllers 20 and 25.

이하, 상기와 같은 구성의 종래 기술에 의한 이중화 중앙처리장치에 있어서, 데이터 처리 장치 및 그 방법을 설명한다.Hereinafter, a data processing apparatus and its method in a redundant central processing unit according to the prior art having the above-described configuration will be described.

이중화된 프로세서가 있는 시스템에서, 정상 동작 중인 제1 프로세서(10)는 시스템의 기능을 수행하면서, 발생된 데이터 또는 처리할 데이터 등을 상기 제1 버스 제어기를 통하여 상기 메모리(30)를 구동(Access)함으로서, 시스템의 정보를 처리하고 수시로 저장 및 인출한다.In a system having a redundant processor, the first processor 10 operating normally operates the memory 30 through the first bus controller to generate generated data or data to be processed while performing a function of the system. By processing the information of the system, it is stored and retrieved from time to time.

이때, 시스템의 대기 중인 상기 제2 프로세서(15)는 제1 및 제2 프로세서(10,15)사이에 연결되어 있는 제어 선로의 제어 신호에 의하여, 상기 제2 버스 제어기(25)를 통한 상기 메모리(30)의 데이터를 구동(Access)시키지 못하게 된다.At this time, the second processor 15 waiting for the system is controlled by the second bus controller 25 by a control signal of a control line connected between the first and second processors 10 and 15. It is impossible to access the data of 30.

그러나, 운용 중인 소프트웨어(S/W)의 장애 또는 하드웨어(H/W)의 장애 및 운용자의 필요에 의하여, 제어 신호가 인가되면, 정상 운용 중인 제1 프로세서(10)가, 더 이상 동작할 수 없는 대기 상태가 되고, 상기 대기 중인 제2 프로세서(15)가 정상 운용 상태가 되는 경우에만, 상기 제2 프로세서(15)는 상기 제2 버스 제어기(25)를 통하여, 상기 메모리(330)를 구동 할 수 있게 된다.However, if a control signal is applied due to a failure of operating software S / W or a failure of hardware H / W and an operator's need, the first processor 10 in normal operation may no longer operate. The second processor 15 drives the memory 330 through the second bus controller 25 only when the second processor 15 is in a standby state without a state and the standby second processor 15 becomes a normal operating state. You can do it.

따라서, 장애 발생에 의하거나 운용자의 요구에 의하여, 제2 프로세서는 상기 메모리(30)로부터 데이터를 인출하여 처리할 수 있음으로서, 프로세서(또는 중앙처리장치)의 이중화가 이루어진다.Therefore, the second processor may retrieve data from the memory 30 and process the data by the occurrence of a failure or at the request of an operator, thereby achieving duplication of the processor (or central processing unit).

그러나, 상기와 같이 제1 프로세서(10)에서 제2 프로세서(15)로 천이 하는 과정에서 대기 중이었던, 상기 제2 프로세서(15)는 메모리(30)로부터 데이터를 읽고, 정상 동작되기까지 소정의 시간이 필요하게 된다. 이러한 천이 시간 동안에 시스템이 인가 받는 처리할 정보 데이터는 분실되게 되고, 다시, 제2 프로세서(15)에서 제1 프로세서(10)로 천이가 반복되면, 또 다시 천이 되는 시간 동안 입력된 정보 데이터를 분실하게 된다.However, the second processor 15, which was waiting in the process of transitioning from the first processor 10 to the second processor 15 as described above, reads data from the memory 30 and has a predetermined time until normal operation. It takes time. The information data to be processed by the system during this transition time is lost. If the transition is repeated from the second processor 15 to the first processor 10 again, the input information data is lost again during the transition time. Done.

따라서, 프로세서의 천이에 따른, 천이 시간 동안에 입력된 정보 데이터를 분실하여 처리할 수 없음으로 인하여, 처리 데이터의 에러(Error)는 물론 시스템의 신뢰도를 감소시키는 문제가 있었다.Therefore, due to the transition of the processor, since the information data input during the transition time cannot be lost and processed, there is a problem of reducing the reliability of the system as well as an error of the processing data.

본 발명은 상기의 종래 기술에 의한 이중화 중앙처리장치에 있어서, 프로세서의 천이에 의하여, 시스템으로 입력된 데이터의 손실을 방지하기 위한 것으로, 제1 및 제2 프로세서가 공유할 수 있는 메모리 영역을 구성하고, 메모리에 접근할 수 있는 버스 제어 회로를 구성함으로서, 프로세서의 천이가 이루어지는 즉시 시스템에 인가된 정보 데이터를 처리 할 수 있는 장치 및 그 방법을 제공하는 것이 그 목적이다.The present invention provides a redundant CPU according to the related art, to prevent the loss of data input to the system by the transition of the processor, and to configure a memory area that can be shared by the first and second processors. It is an object of the present invention to provide an apparatus and method for processing information data applied to a system as soon as a processor transition occurs by configuring a bus control circuit that can access a memory.

도1 은 종래의 기술에 의한 이중화 중앙처리장치의 기능 블록도 이고,1 is a functional block diagram of a redundant central processing unit according to the prior art,

도2 는 본 발명에 의한 이중화 중앙 처리장치의 기능 블록도 이고,2 is a functional block diagram of a redundant central processing unit according to the present invention;

도3 은 본 발명에 의한 이중화 상태 천이도 이고,3 is a redundant state transition diagram according to the present invention,

도4 는 본 발명에 의한 이중화 중앙처리장치의 데이터 처리 방법 순서도 이다.4 is a flowchart of a data processing method of a redundant CPU according to the present invention.

* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

10,15,40,45 : 프로세서 20,25,50,55 : 버스 제어기10,15,40,45: Processor 20,25,50,55: Bus controller

30,60,65 : 메모리30,60,65: memory

상기한 목적을 달성하기 위하여 안출한 본 발명은 제1 및 제2 프로세서가 공용으로 사용할 수 있는 메모리 및 버스 제어 회로를 구비하고, 프로세서가 공용으로 보관 할 필요가 있다고 판단되는 데이터를 공용 메모리에 저장함으로서, 천이된 프로세서가 즉시 운용 상태가 될 수 있는 것으로서, 이중화된 프로세서가 공용으로 저장 및 인출할 수 있는 기능의 공용 메모리와, 프로세서의 제어에 의하여, 상기 공용 메모리를 구동할 수 있게 하는 기능의 버스 제어기로 구성되는 것을 특징으로 하고, 또한, 운용 중인 프로세서에 장애가 발생하였는지 판단하는 제1 판단 단계와, 상기의 제1 판단 단계에서, 운용중인 프로세서에 장애가 발생하였을 경우, 대기 프로세서를 동작시키는 제1 처리 단계와, 공용 메모리로부터 데이터를 읽고 실행하는 제2 처리 단계와, 처리된 데이터를 공용 저장할 필요가 있는지 판단하는 제2 판단 단계와, 상기의 제2 판단 단계에서, 공용 저장할 필요가 있는 데이터를 공용 메모리에 저장하는 제3 처리 단계로 구성되는 것을 특징으로 한다.The present invention devised to achieve the above object has a memory and a bus control circuit that can be used in common by the first and second processors, and stores the data that the processor needs to keep in common. As a result, the transitioned processor can be immediately put into an operating state, and a shared memory having a function that a redundant processor can store and retrieve in common, and a function that enables the shared memory to be driven under the control of a processor. And a first controller determining whether a failure occurs in a running processor; and in the first determination step, operating a standby processor when a failure occurs in a running processor. A first processing step, a second processing step of reading and executing data from the common memory; And a second determination step of determining whether the processed data needs to be stored in common, and a third processing step of storing the data that needs to be stored in the common memory in the second determination step.

이하, 본 발명에 의한 상기와 같은 이중화 중앙처리장치의 데이터 처리 장치 및 그 방법을 첨부된 도면을 참조하여 설명한다.Hereinafter, with reference to the accompanying drawings, a data processing apparatus and a method of a redundant central processing unit according to the present invention will be described.

도2 는 본 발명에 의한 이중화 중앙 처리장치의 기능 블록도 이고, 도3 은 본 발명에 의한 이중화 상태 천이도 이고, 도4 는 본 발명에 의한 이중화 중앙처리장치의 데이터 처리 방법 순서도 이다.2 is a functional block diagram of a redundant central processing unit according to the present invention, FIG. 3 is a redundant state transition diagram according to the present invention, and FIG. 4 is a flowchart of a data processing method of the redundant central processing unit according to the present invention.

중앙처리장치(CPU: Central Processing Unit 또는 프로세서)를 이중화함으로서, 시스템의 운용 소프트웨어(S/W) 및 하드웨어(H/W)의 장애 또는 시스템 운영자의 운용상 필요에 의하여, 현재 운용 중인 중앙처리장치를 대기 상태로 천이하고, 대기 중인 중앙 처리장치는 운용 상태로 천이함으로서, 연속성 있는 시스템을 운용하는 이중화된 프로세서에 있어서, 이중화된 제1 및 제2 프로세서(40,45)가 공용으로 데이터를 저장 및 인출할 수 있는 기능의 제1 및 제2 메모리(60,65)와, 상기 제1 및 제2 프로세서(40,45)의 제어에 의하여, 상기 공용의 제1 및 제2 메모리(60,65)를 구동할 수 있게 하는 기능의 제1 및 제2 버스 제어기(50,55)로 구성되는 것을 특징으로 하는 장치와,By centralizing the central processing unit (CPU), the central processing unit is currently operating due to the failure of the operating software (S / W) and hardware (H / W) of the system or the operational needs of the system operator. In the redundant processor operating a continuous system by transitioning to the standby state and the standby central processing unit transitions to the operating state, the redundant first and second processors 40 and 45 commonly store data. And the common first and second memories 60 and 65 under the control of the first and second memories 60 and 65 having a withdrawable function and the first and second processors 40 and 45. And first and second bus controllers 50, 55 having a function of driving the

또한, 운용 중인 프로세서에 장애가 발생하였는지 판단하는 제1 판단 단계(S11)와, 상기의 제1 판단 단계(S11)에서, 운용 중인 프로세서에 장애가 발생하였을 경우, 대기 프로세서를 활성화 동작시키는 제1 처리 단계(S22)와, 활성화 동작되는 프로세서가 공용 메모리(60,65)로부터 데이터를 읽고 실행하는 제2 처리 단계(S33)와, 상기 제1 판단 단계(S11)에서, 운용 중인 프로세서에 장애가 없을 경우, 상기 제2 처리 단계(S33)로 진행하고, 상기 제2 처리 단계(S33)에서 실행되어 처리된 데이터를 공용 저장할 필요가 있는지 판단하는 제2 판단 단계(S44)와, 상기의 제2 판단 단계(S44)에서, 공용 저장할 필요가 없는 데이터인 경우, 상기 제1 판단 단계(S11)로 궤환하고, 상기 제2 판단 단계(S44)에서, 공용 저장할 필요가 있는 데이터를 공용 메모리(60,65)에 저장하는 제3 처리 단계(S55)로 구성된다.In addition, a first determination step S11 of determining whether a failure occurs in a running processor and a first processing step of activating and operating a standby processor when a failure occurs in the running processor in the first determination step S11. (S22), a second processing step (S33) in which the activated processor reads and executes data from the common memory (60, 65), and in the first determination step (S11), if there is no failure in the operating processor, A second determination step S44 of determining whether it is necessary to share the processed data executed in the second processing step S33 and storing the processed data; and the second determination step (S33). In S44, when the data do not need to be stored in common, the data is fed back to the first determination step S11, and in the second determination step S44, the data that needs to be stored in the common memory is stored in the common memories 60 and 65. 3rd treatment stage to store It consists of (S55).

이하, 상기와 같은 구성의 이중화 중앙처리장치의 데이터 처리 장치 및 그 방법의 작용을 상세히 설명한다.Hereinafter, the operation of the data processing device and the method of the redundant central processing unit having the above configuration will be described in detail.

시스템의 이중화되어 있는 프로세서 중에서, 활성화되어 운용 중인 제1 프로세서(40)는 제2 프로세서(45)에 제어 신호를 인가하여 비활성 상태의 대기 상태로 있도록 제어한다.Among the redundant processors of the system, the first processor 40 that is activated and operated applies a control signal to the second processor 45 to control the standby state of the inactive state.

도3의 상태 천이도를 참조하면, 상기 정상 운용 중인 제1 프로세서(40,100)는 시스템의 데이터를 처리한다. 그러나, 상기 제1 프로세서(40,100)에서 처리한 데이터가 공용이 필요한 데이터(110)인 경우, 제1 버스 제어기(50)를 제어하여, 상기 제1 공용 메모리(120)에 저장하고, 저장이 완료되었음(130)을 상기 제1 프로세서(40,100)에 통보한다.Referring to the state transition diagram of FIG. 3, the first processor 40, 100 in normal operation processes data of the system. However, when the data processed by the first processor 40, 100 is the data 110 that needs to be shared, the first bus controller 50 is controlled and stored in the first common memory 120, and the storage is completed. Notify 130 of the first processor (40,100).

이때, 비활성 되어 대기 중인 제2 프로세서(45,160)는 상기 운용 중인 제1 프로세서(40,100)로부터 정보 수신 인터럽트(Interrupt) 제어 신호(140)를 인가 받고, 상기 제2 버스 제어기(55)를 통하여 상기 제1 공용 메모리(60)에 기록된 공용 데이터를 제2 공용 메모리(65)에 동일하게 기록 하므로서 정상 운용 중인 제1 프로세서(40,100)와, 대기 중인 제2 프로세서(45,160)는 동일한 상태가 되며, 상기 대기 중인 제2 프로세서(45,160)는 상기 운용 중인 제1 프로세서(40,100)에 공용 데이터를 수신하여 기록하였다는 인터럽트(Interrupt)의 응답 제어 신호(150)를 전송한다.At this time, the second processor 45 (160), which is inactive and waiting, receives an information receiving interrupt control signal (140) from the operating first processor (40, 100) and the second bus controller (55) through the second bus controller (55). By writing the common data recorded in the first common memory 60 to the second common memory 65 in the same manner, the first processor 40 and 100 in normal operation and the second processor 45 and 160 in standby are in the same state. The waiting second processors 45 and 160 transmit a response control signal 150 of an interrupt indicating that the common data has been received and written to the operating first processor 40 or 100.

따라서, 상기 운용 중인 제1 프로세서(40,100)에 시스템에서 운용 중인 소프트웨어 또는 하드웨어 및 운용자의 필요에 의하여, 장애가 발생한 경우, 장애 발생 제어 신호(170)를 대기 중인 제2 프로세서(45,160)에 통보하고, 상기 대기 중인 제2 프로세서(45,160)는 장애 발생 신호를 수신하였다는 장애 수신(180) 제어 신호를 상기 제1 프로세서(40,100)에 통보한다.Therefore, when a failure occurs, the second processor 45, 160 waiting for the failure control signal 170 is notified to the first processor 40, 100 operating in the system and the need of the software and hardware operating in the system. The waiting second processor 45, 160 notifies the first processor 40, 100 of a failure reception 180 control signal indicating that a failure occurrence signal has been received.

이때, 상기 대기 중이던 제2 프로세서(45,160)는 운용 상태의 프로세서(45,100)로 천이 되고, 이미 정보 수신 인터럽트 제어 신호(140)에 의하여 상기 제1 공용 메모리(60)에 기록된 공용 데이터를 제2 공용 메모리에 동일하게 기록하였으므로, 데이터를 읽어 들이는 별도의 시간이 필요 없이, 즉시 정상 운용 할 수 있는 상태가 된다.At this time, the second processor 45 (160), which has been waiting, transitions to the processor (45,100) in the operating state, and the second common data already recorded in the first common memory (60) by the information reception interrupt control signal (140). Since the same data is written to the common memory, the data can be operated immediately without any additional time for reading data.

상기와 같은 방법을 도4를 참조하여 순서대로 설명하면, 운용 중인 제1 프로세서(40)에 장애가 발생되었는지 판단하는 제1 판단 단계(S11)에서, 상기 제1 프로세서(40)에 장애가 발생하였으면, 상기 대기 중인 제2 프로세서(45)에 제어 신호를 인가하여 운용 중인 상태로 천이 한다(S22). 상기 제2 프로세서(45)는 상기 제2 메모리(65)에 기록된 공용 데이터를 읽고(S33), 시스템의 기능을 수행하며, 수행 중 발생된 데이터가 공용의 필요가 있는 데이터이면(S44), 대기 중인 제1 프로세서(40)에 제어 신호를 인가하여, 제1 메모리에 공용 데이터를 저장하게 하고(S55), 상기 제1 판단 단계(S11)로 궤환 한다. 다시, 제1 판단 단계(S11)에서 프로세서에 장애가 발생하였는지 판단하고, 장애 발생이 없으면, 제2 처리 단계(S33)로 진행하여, 제2 메모리의 데이터를 읽고, 시스템의 기능을 실행(S33)한다. 실행(또는 수행)한 데이터가 공용이 필요한 데이터인지 판단(S44)하여 공용의 필요성이 없을 경우는 상기 제1 판단 단계(S11)로 궤환 한다.If the above-described method is described in detail with reference to FIG. 4, if a failure occurs in the first processor 40 in the first determination step S11 of determining whether a failure occurs in the operating first processor 40, A control signal is applied to the waiting second processor 45 to transition to the operating state (S22). The second processor 45 reads the common data recorded in the second memory 65 (S33), performs a function of the system, and if the data generated during execution is data that needs to be shared (S44), The control signal is applied to the waiting first processor 40 to store the common data in the first memory (S55), and returns to the first determination step (S11). In addition, in the first determination step S11, it is determined whether a failure has occurred in the processor. If there is no failure, the process proceeds to the second processing step S33, reads data in the second memory, and executes a function of the system (S33). do. If it is determined that the executed (or performed) data is data that needs to be shared (S44), and if there is no need for sharing, it returns to the first determination step S11.

따라서, 제2 프로세서(45)는 대기 상태에서, 즉시 운용 상태로 천이 되어 시스템의 기능을 실행 할 수 있고, 또한 대기 상태인 제1 프로세서(40)도 상기 제2 프로세서(45)에 장애가 발생하면, 즉시 대기 상태에서 운용 상태의 프로세서로 천이 되어 시스템의 기능을 시스템의 정보 데이터 손실 없이 실행 할 수 있게 된다.Therefore, when the second processor 45 is in a standby state and immediately transitions to an operating state to execute a function of the system, and the first processor 40 which is in a standby state also fails in the second processor 45. The system then immediately transitions from the standby state to the operating processor, allowing the system to perform its functions without losing information and data.

상기와 같이 구성된 본 발명의 이중화 중앙처리장치의 데이터 처리 장치 및 그 방법을 이용하면, 대기 중인 프로세서가 운용 중인 프로세서로 천이 되어도 공용 메모리에 기록된 데이터를 이용하여, 시스템의 정보 데이터 손실 없이 즉시 시스템의 기능을 실행 할 수 있는 효과 및 시스템의 신뢰도를 향상시키는 효과가 있다.By using the data processing device and the method of the redundant CPU of the present invention configured as described above, even if the waiting processor transitions to the running processor, the system immediately uses the data recorded in the common memory without losing information data of the system. It has the effect of running the function and improving the reliability of the system.

Claims (3)

이중화된 프로세서에 있어서,In a redundant processor, 이중화된 프로세서가 공용으로 저장 및 인출할 수 있는 기능의 이중화 된 공용 메모리와,Duplicated shared memory with the ability for the redundant processor to store and retrieve in common; 프로세서의 제어에 의하여, 상기 공용 메모리를 구동할 수 있게 하는 기능의 이중화 된 버스 제어기로 구성되는 것을 특징으로 하는 이중화 중앙처리장치의 데이터 처리 장치.And a redundant bus controller having a function of enabling the common memory to be driven under the control of a processor. 이중화된 프로세서에 있어서,In a redundant processor, 운용 중인 프로세서에 장애가 발생하였는지 판단하는 제1 판단 단계와,A first determining step of determining whether a failure occurs in the operating processor; 상기의 제1 판단 단계에서, 운용 중인 프로세서에 장애가 발생하였을 경우, 대기 프로세서를 동작시키는 제1 처리 단계와,A first processing step of operating a standby processor when a failure occurs in a running processor in the first determination step; 공용 메모리로부터 데이터를 읽고 실행하는 제2 처리 단계와,A second processing step of reading and executing data from the common memory, 처리된 데이터를 공용 저장할 필요가 있는지 판단하는 제2 판단 단계와,A second judging step of judging whether or not the processed data needs to be stored in common; 상기의 제2 판단 단계에서, 공용 저장할 필요가 있는 데이터를 공용 메모리에 저장하는 제3 처리 단계로 구성되는 것을 특징으로 하는 이중화 중앙처리장치의 데이터 처리 방법.And in the second determination step, a third processing step of storing data, which need to be stored in common, in a common memory. 제2 항에 있어서,The method of claim 2, 상기 제1 판단 단계에서, 운용 중인 프로세서에 장애가 없을 경우, 상기 제2 처리 단계로 진행하고,In the first determination step, if there is no failure in the operating processor, the process proceeds to the second processing step, 상기 제2 판단 단계에서, 공용 저장할 필요가 없는 데이터인 경우, 상기 제1 판단 단계로 궤환 하는 것을 특징으로 하는 이중화 중앙처리장치의 데이터 처리 방법.In the second determination step, if the data do not need to be stored in common, the data processing method of the redundant central processing unit, characterized in that fed back to the first determination step.