KR20000042872A - Stack package and fabrication method thereof - Google Patents
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Abstract
Description
본 발명은 스택 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 적어도 2개 이상의 반도체 칩을 스택킹하여 하나의 패키지로 구성한 스택 패키지 및 그의 제조 방법에 관한 것이다.The present invention relates to a stack package and a method for manufacturing the same, and more particularly, to a stack package and a method for manufacturing the same by stacking at least two or more semiconductor chips into one package.
메모리 칩의 용량 증대는 빠른 속도로 진행되고 있다. 현재는 128M DRAM이 양산 단계에 있으며, 256M DRAM의 양산도 가까운 시일안에 도래할 것으로 보인다.Increasing capacity of memory chips is proceeding at a rapid pace. Currently, 128M DRAM is in mass production, and mass production of 256M DRAM is expected in the near future.
메모리 칩의 용량 증대, 다시말하면 고집적화를 이룰 수 있는 방법으로는 한정된 반도체 소자의 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려지고 있으나, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근, 보다 쉬운 방법으로 고집적화를 이룰 수 있는 스택킹(Stacking) 기술이 개발되어 이에 대한 연구가 활발히 진행되고 있다.As a method of increasing the capacity of a memory chip, that is, high integration, a technique of manufacturing a larger number of cells in a limited space of a semiconductor device is generally known. However, such a method requires precise fine line width. It requires a high level of technology and a lot of development time. Therefore, recently, a stacking technology that can achieve high integration in an easier way has been developed, and research on this has been actively conducted.
반도체 업계에서 말하는 스택킹이란 적어도 2개 이상의 반도체 소자를 수직하게 쌓아 올려 메모리 용량을 배가시키는 기술로써, 이러한 스택킹에 의하면, 예를 들어 2개의 64M DRAM급 소자를 적층하여 128M DRAM급으로 구성할 수 있고, 또 2개의 128M DRAM급 소자를 적층하여 256M DRAM급으로 구성할 수 있다.In the semiconductor industry, stacking refers to a technology in which at least two or more semiconductor devices are stacked vertically to double the memory capacity. Such stacking, for example, stacks two 64M DRAM devices to form a 128M DRAM class. In addition, two 128M DRAM class devices can be stacked to form a 256M DRAM class.
상기와 같은 스택킹에 의한 패키지의 전형적인 예가 도 1 및 도 2에 도시되어 있는 바, 이를 간단히 살펴보면 다음과 같다.A typical example of such a stacking package is shown in FIGS. 1 and 2, which are briefly described below.
먼저, 도 1에 도시된 바와 같이, 패드가 상부면에 배치된 반도체 칩(1)에 리드 프레임(2)의 인너 리드(21)가 접착제로 부착되고, 이 인너 리드(21)는 패드에 금속 와이어(3)로 연결되어 있다. 전체가 봉지제(4)로 몰딩되면, 리드 프레임(2)의 아우터 리드(22)가 봉지제(4)의 양측으로 돌출되어 있다.First, as shown in FIG. 1, the inner lead 21 of the lead frame 2 is attached to the semiconductor chip 1 on which the pad is disposed on the upper surface with an adhesive, and the inner lead 21 is attached to the pad by a metal. It is connected by the wire 3. When the whole is molded with the sealing agent 4, the outer lead 22 of the lead frame 2 protrudes to both sides of the sealing agent 4. As shown in FIG.
이러한 하나의 패키지상에 동일 구조의 패키지가 적층된다. 즉, 상부에 적층되는 패키지의 아우터 리드(22)가 하부 패키지의 리드 프레임(2) 중간에 접합되어서, 전기적 연결이 되어 있다.Packages of the same structure are stacked on one such package. That is, the outer lead 22 of the package stacked on the upper portion is joined to the middle of the lead frame 2 of the lower package, thereby making electrical connection.
그러나, 상기와 같은 일반적인 스택 패키지는, 패키지의 전체 두께가 너무 두껍다는 단점이 있다. 또한, 상부 패키지의 신호 전달 경로가, 상부 패키지의 아우터 리드를 통해서 하부 패키지의 리드 프레임을 거쳐야 하기 때문에, 전기적인 신호 경로가 너무 길다는 단점도 있다. 특히, 상하부 패키지의 리드를 납땜으로 접합하는데, 이 납땜 불량으로 접속 불량이 자주 야기되었다.However, such a general stack package has a disadvantage that the overall thickness of the package is too thick. In addition, since the signal transmission path of the upper package must pass through the lead frame of the lower package through the outer lead of the upper package, the electrical signal path is too long. In particular, the leads of the upper and lower packages are joined by soldering, and this poor soldering often causes poor connection.
이를 해소하기 위해서, 종래에는 도 2에 도시된 스택 패키지가 제시되었다. 도시된 바와 같이, 상하부 반도체 칩(1a,1b)이 접착되고, 상부 반도체 칩(1a)의 표면에 상부 리드 프레임(2a)의 인너 리드(21a)가 부착되어, 금속 와이어(미도시)에 의해 패드에 연결되어 있다. 또한, 하부 반도체 칩(1b)의 밑면에 하부 리드 프레임(2b)의 인너 리드(21b)가 부착되어, 금속 와이어(미도시)에 의해 패드에 연결되어 있다. 즉, 상부 반도체 칩(1a)의 패드는 표면에, 하부 반도체 칩(1b)의 패드는 밑면에 배치되어, 각 반도체 칩(1a)은 대칭을 이룬다.In order to solve this problem, the stack package shown in FIG. 2 is conventionally proposed. As shown, the upper and lower semiconductor chips 1a and 1b are bonded together, and the inner lead 21a of the upper lead frame 2a is attached to the surface of the upper semiconductor chip 1a, and is attached by a metal wire (not shown). It is connected to the pad. In addition, the inner lead 21b of the lower lead frame 2b is attached to the bottom surface of the lower semiconductor chip 1b, and is connected to the pad by a metal wire (not shown). That is, the pads of the upper semiconductor chip 1a are disposed on the surface, and the pads of the lower semiconductor chip 1b are disposed on the bottom surface, and each semiconductor chip 1a is symmetrical.
상부 리드 프레임(1a)의 아우터 리드(22a)는 하부 리드 프레임(2b)의 중간에 레이저로 접착되어 있고, 하부 리드 프레임(2b)의 아우터 리드(22b)가 봉지제(5)의 외부로 돌출되어 있다.The outer lead 22a of the upper lead frame 1a is bonded to the middle of the lower lead frame 2b with a laser, and the outer lead 22b of the lower lead frame 2b protrudes out of the encapsulant 5. It is.
그러나, 도 2에 도시된 스택 패키지도 다음과 같은 문제점을 안고 있다.However, the stack package shown in FIG. 2 also has the following problems.
우선, 신호 전달 경로는 줄어들었지만, 어느 하나의 반도체 칩에 불량이 발생되면, 2개의 반도체 칩 모두를 불량처리해야 하는 문제점이 있다.First, although the signal transmission path is reduced, when a defect occurs in any one of the semiconductor chips, there is a problem that both of the semiconductor chips must be processed in a defective manner.
또한, 각 리드 프레임이 대향되게 배치되어 있기 때문에, 리드 프레임간의 공차로 인한 불량 발생 소지가 높다. 그리고, 리드 프레임간을 레이저로 접합시키기 때문에, 고가의 레이저 장비가 필요하게 되고, 특히 각 리드 프레임이 반영구적으로 접합되는 관계로, 이후의 보수 작업이 거의 불가능하게 된다. 더욱이, 칩의 크기가 변경되면, 그에 따라 리드 프레임을 새로 제작해야만 한다.In addition, since the lead frames are arranged to face each other, there is a high possibility of failure due to tolerances between the lead frames. Since the lead frames are bonded together with a laser, expensive laser equipment is required, and in particular, since each lead frame is semi-permanently bonded, subsequent repair work is almost impossible. Moreover, if the size of the chip changes, then a new lead frame must be manufactured accordingly.
부가적인 문제점으로는, 각 반도체 칩이 봉지제의 내부에 위치하고 있기 때문에, 구동중에 열 발산이 효과적으로 이루어지지 않는다. 즉, 방열판 기능을 하는 히트 싱크(heat sink)를 설치할 부분이 없으므로, 방열이 제대로 이루어지지 않게 된다.As an additional problem, since each semiconductor chip is located inside the encapsulant, heat dissipation is not effectively performed during driving. That is, since there is no part to install a heat sink that functions as a heat sink, heat dissipation is not performed properly.
따라서, 본 발명은 상기와 같은 문제점을 해소하기 위해 안출된 것으로서, 전체 두께는 증가시키지 않으면서 신호 간섭을 배제함과 아울러 신호 전달 경로를 짧게 할 수 있는 스택 패키지 및 그의 제조 방법을 제공하는데 목적이 있다.Accordingly, an object of the present invention is to provide a stack package and a method of manufacturing the same, which can shorten a signal transmission path while eliminating signal interference without increasing the overall thickness. have.
도 1 및 도 2는 종래의 스택 패키지를 나타낸 단면도1 and 2 is a cross-sectional view showing a conventional stack package
도 3 내지 도 14는 본 발명에 따른 스택 패키지를 제조 공정 순서대로 나타낸 도면3 to 14 show the stack package according to the present invention in the order of manufacturing process
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
W1 ; 제 1 웨이퍼 W2 ; 제 2 웨이퍼W1; First wafer W2; Second wafer
30 ; 제 1 반도체 칩 31,61 ; 패드30; First semiconductor chips 31,61; pad
32,62 ; 트렌치 40 ; 리드32,62; Trench 40; lead
50,51 ; 절연층 60 ; 제 2 반도체 칩50,51; Insulating layer 60; 2nd semiconductor chip
70 ; 패턴 테이프 71 ; 금속 패턴70; Patterned tape 71; Metal pattern
80 ; 봉지제 90 ; 솔더 볼80; Sealing agent 90; Solder ball
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 스택 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the stack package according to the present invention has the following configuration.
패턴 테이프 표면에 하부 반도체 칩이 그의 패드가 하부를 향하게 접착된다. 패드가 하부를 향하는 상부 반도체 칩이 하부 반도체 칩 상부에 소정 간격을 두고 배치된다. 상부 반도체 칩의 패드에 리드의 내측단이 연결된다. 리드의 외측단이 양측으로 돌출되도록, 상하부 반도체 칩 사이와 하부 반도체 칩의 양측면에 절연층이 코팅된다. 절연층에서 노출된 리드의 양측단과 하부 반도체 칩의 패드가 패턴 테이퍼의 금속 패턴으로 연결된다. 패턴 테이프의 밑면과 상부 반도체 칩의 표면이 노출되도록, 전체의 양측부가 봉지제로 몰딩되고, 봉지제에서 노출된 패턴 테이프의 밑면에 솔더 볼이 마운트된다.The lower semiconductor chip is adhered to the pattern tape surface with its pad facing downward. The upper semiconductor chip with the pad facing downward is disposed above the lower semiconductor chip at predetermined intervals. The inner end of the lead is connected to the pad of the upper semiconductor chip. Insulating layers are coated between the upper and lower semiconductor chips and on both sides of the lower semiconductor chip so that the outer ends of the leads protrude to both sides. Opposite ends of the leads exposed from the insulating layer and pads of the lower semiconductor chip are connected by a metal pattern of a pattern taper. Both sides of the whole are molded with an encapsulant so that the bottom surface of the pattern tape and the surface of the upper semiconductor chip are exposed, and solder balls are mounted on the bottom surface of the pattern tape exposed from the encapsulant.
상기와 같은 구조를 갖는 스택 패키지를 제조하는 방법은 다음과 같다.A method of manufacturing a stack package having the above structure is as follows.
다수개의 반도체 칩이 구성된 2개의 제 1 및 제 2 웨이퍼의 각 반도체 사이 부분을 식각하여 트렌치를 형성한다. 제 1 웨이퍼의 트렌치 사이에 배치된 반도체 칩의 각 패드를 리드로 연결한다. 제 1 및 제 2 웨이퍼 표면에 절연층을 코팅하고, 제 1 및 제 2 웨이퍼 밑면을 트렌치가 노출되도록 연마한다. 절연층이 형성된 제 1 웨이퍼상에 제 2 웨이퍼의 노출된 트렌치를 접착한 후, 제 2 웨이퍼상의 절연층을 전면 식각하고, 제 1 웨이퍼의 절연층은 트렌치 영역에 있는 부분만을 식각한다. 금속 패턴을 갖는 패턴 테이프를 제 2 웨이퍼상에 접착한 다음, 트렌치 상부에 있는 금속 패턴을 아래로 눌러서, 금속 패턴이 제 2 웨이퍼의 패드와 제 1 웨이퍼의 리드에 동시에 연결되도록 한다. 트렌치 영역 전체를 봉지제로 몰딩하고, 봉지제에서 노출된 패턴 테이프의 표면에 솔더 볼을 마운트한 후, 봉지제의 중간 부분을 절단하여 개개로 분리한다.A portion is formed by etching portions between the respective semiconductors of the two first and second wafers in which the plurality of semiconductor chips are formed. Each pad of the semiconductor chip disposed between the trenches of the first wafer is connected by a lead. An insulating layer is coated on the first and second wafer surfaces, and the bottom of the first and second wafers are polished to expose the trench. After adhering the exposed trench of the second wafer onto the first wafer on which the insulating layer is formed, the entire surface of the insulating layer on the second wafer is etched, and only the portion of the insulating layer of the first wafer is etched. A pattern tape having a metal pattern is adhered onto the second wafer, and then the metal pattern on the top of the trench is pressed down so that the metal pattern is simultaneously connected to the pad of the second wafer and the lead of the first wafer. The entire trench region is molded with an encapsulant, a solder ball is mounted on the surface of the pattern tape exposed from the encapsulant, and then the middle portion of the encapsulant is cut and separated individually.
상기된 본 발명의 구성에 의하면, 상부 반도체 칩의 패드에 연결되어 횡으로 배치된 리드가 하부 반도체 칩의 패드에 금속 패턴으로 연결되므로써, 전기 신호 전달 경로가 매우 짧아지게 되고, 리드와 금속 패턴간의 거리가 충분히 유지되므로써, 서로간에 신호 간섭이 발생될 염려도 없게 된다. 또한, 상부 반도체 칩의 표면은 노출된 상태이므로, 방열 작용이 보다 원활해진다.According to the above-described configuration of the present invention, since the leads arranged laterally connected to the pads of the upper semiconductor chip are connected to the pads of the lower semiconductor chip in a metal pattern, the electric signal transmission path becomes very short, and the lead and the metal pattern By keeping the distance sufficiently, there is no fear of signal interference between each other. In addition, since the surface of the upper semiconductor chip is exposed, the heat dissipation effect is smoother.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
도 3 내지 도 14는 본 발명에 따른 스택 패키지를 제조 공정 순서대로 나타낸 도면이다.3 to 14 are views showing the stack package according to the present invention in the order of manufacturing process.
먼저, 도 3과 같이 제 1 웨이퍼(W1)에는 복수개의 제 1 반도체 칩(30)이 구성되어서, 그의 표면에는 패드(31)들이 배치된다. 이어서, 도 4a와 같이, 서로 이웃하는 각 제 1 반도체 칩(30)의 패드(31) 사이 부분을 부분 식각하여 트렌치(32)를 형성한다. 도 4b는 트렌치(32)가 형성된 제 1 웨이퍼(W1) 전체를 평면으로 도시한 것이고, 도 4c는 도 4b의 Ⅳc 부위를 확대해서 나타낸 상세도이다.First, as shown in FIG. 3, a plurality of first semiconductor chips 30 are formed on the first wafer W1, and pads 31 are disposed on the surface thereof. Subsequently, as shown in FIG. 4A, portions between the pads 31 of the adjacent first semiconductor chips 30 are partially etched to form trenches 32. FIG. 4B is a plan view of the entire first wafer W1 having the trench 32 formed therein, and FIG. 4C is an enlarged detail view of part IVc of FIG. 4B.
이어서, 도 5a와 같이 각 패드(31) 사이를 리드(40)로 연결한다. 즉, 리드(40)는 트렌치(32) 상부를 횡단하게 된다. 도 5b는 리드(40)가 배선된 제 1 웨이퍼(W1) 전체를 평면으로 도시한 것이고, 도 5c는 도 5b의 Ⅴc 부위를 확대해서 나타낸 상세도이다.Subsequently, as shown in FIG. 5A, the pads 40 are connected between the pads 31. That is, the lead 40 crosses the upper portion of the trench 32. FIG. 5B is a plan view of the entire first wafer W1 to which the leads 40 are wired, and FIG. 5C is an enlarged detail view of the Vc portion of FIG. 5B.
한편, 도 6b와 같이 제 2 웨이퍼(W2)에도 제 2 반도체 칩(60)의 패드(61) 사이에 트렌치(62)를 형성하는데, 제 1 웨이퍼(W1)와는 달리 각 패드(61)를 리드(40)로 연결하지는 않는다. 도 6a 및 도 6b와 같이, 제 1 및 제 2 웨이퍼(W1,W2) 전체 표면에 포토레지스트 또는 폴리이미드와 같은 절연층(50,51)을 코팅한다. 따라서, 절연층(50,51)은 트렌치(32,62)를 매립하게 된다.Meanwhile, as shown in FIG. 6B, a trench 62 is also formed between the pads 61 of the second semiconductor chip 60 in the second wafer W2. Unlike the first wafer W1, each pad 61 is read. It does not connect to 40. 6A and 6B, insulating layers 50 and 51 such as photoresist or polyimide are coated on the entire surfaces of the first and second wafers W1 and W2. Thus, the insulating layers 50 and 51 fill the trenches 32 and 62.
그런 다음, 도 7a 및 도 7b와 같이, 각 트렌치(32,62)의 저면이 노출되도록, 각 웨이퍼(W1,W2)의 밑면을 연마한다. 이어서, 도 8와 같이, 제 1 웨이퍼(W1)상에 제 2 웨이퍼(W2)를 접착하여 스택킹한다. 이때, 각 웨이퍼(W1,W2)의 트렌치(32,62)는 동일 연직선상에 위치하게 된다.Then, as shown in FIGS. 7A and 7B, the bottom surfaces of the respective wafers W1 and W2 are polished so that the bottom surfaces of the trenches 32 and 62 are exposed. Subsequently, as shown in FIG. 8, the second wafer W2 is bonded and stacked on the first wafer W1. At this time, the trenches 32 and 62 of the respective wafers W1 and W2 are located on the same vertical line.
그런 다음, 도 9와 같이, 제 2 웨이퍼(W2)의 절연층(51) 전체를 전면 식각하여 제거하고, 반면에 제 1 웨이퍼(W1)의 절연층(50)중 트렌치(32)에 있는 부분만을 부분 식각하여, 각 트렌치(32,62)가 서로 연통되도록 한다. 따라서, 리드(40)는 트렌치(32)를 통해서 상하로 노출된다.Then, as shown in FIG. 9, the entire insulating layer 51 of the second wafer W2 is removed by full etching, while the portion of the insulating layer 50 of the first wafer W1 in the trench 32 is removed. The bay is partially etched so that each trench 32, 62 is in communication with each other. Thus, the lid 40 is exposed up and down through the trench 32.
이어서, 도 10과 같이, 패턴 테이프(70)를 제 2 웨이퍼(W2) 표면에 접착한다. 패턴 테이프(70)는 폴리이미드 필름에 패터닝된 금속 패턴(71)들을 갖는 것으로서, 금속 패턴(71)은 폴리이미드 필름에서 일부분이 노출된 상태이다. 노출된 금속 패턴(71)이 트렌치(32,62) 상부에 위치하게 된다. 그런 다음, 펀치로 금속 패턴(71)을 아래로 누른다. 그러면, 금속 패턴(71)은 제 2 반도체 칩(60)의 각 패드(61)에 연결됨과 동시에 트렌치(32)로 굴곡된 부분이 리드(40)에 본딩된다. 따라서, 제 1 및 제 2 반도체 칩(30,60)의 각 패드(31,61)가 리드(40)와 금속 패턴(71)을 매개로 전기적으로 연결된다.Next, as shown in FIG. 10, the pattern tape 70 is adhere | attached on the surface of the 2nd wafer W2. The pattern tape 70 has metal patterns 71 patterned on the polyimide film, and the metal pattern 71 is partially exposed in the polyimide film. The exposed metal pattern 71 is positioned on the trenches 32 and 62. Then, the metal pattern 71 is pushed down with a punch. Then, the metal pattern 71 is connected to each pad 61 of the second semiconductor chip 60 and the portion bent by the trench 32 is bonded to the lead 40. Therefore, each of the pads 31 and 61 of the first and second semiconductor chips 30 and 60 is electrically connected to each other via the lead 40 and the metal pattern 71.
이어서, 트렌치(32,62) 사이 부분과 패턴 테이프(70)의 개구된 부분을, 도 11과 같이 봉지제(80)로 몰딩한다. 따라서, 패턴 테이프(70)의 표면과 제 1 반도체 칩(30)의 밑면은 봉지제(80)에서 노출된다.Next, the portion between the trenches 32 and 62 and the opened portion of the pattern tape 70 are molded with the encapsulant 80 as shown in FIG. 11. Therefore, the surface of the pattern tape 70 and the bottom surface of the first semiconductor chip 30 are exposed by the encapsulant 80.
그런 다음, 봉지제(80)에서 노출된 패턴 테이프(70)의 표면에 도 12와 같이, 솔더 볼(90)을 마운트한다. 물론, 패턴 테이프(70)에는 솔더 볼(90)을 마운트하기 위한 볼 랜드가 미리 형성되어 있다.Then, the solder ball 90 is mounted on the surface of the pattern tape 70 exposed by the encapsulant 80, as shown in FIG. Of course, a ball land for mounting the solder ball 90 is formed in the pattern tape 70 in advance.
마지막으로, 도 13와 같이, 트렌치(32,62) 사이의 정중앙 부분을 절단하고 솔더 볼(90)이 하부를 향하도록 뒤집으면, 도 14에 도시된 본 발명에 따른 스택 패키지가 완성된다.Finally, as shown in FIG. 13, when the center portion between the trenches 32 and 62 is cut and the solder ball 90 is turned downward, the stack package according to the present invention shown in FIG. 14 is completed.
완성된 스택 패키지의 구조를 설명하면 다음과 같다.The structure of the completed stack package is as follows.
도 14에 도시된 바와 같이, 패턴 테이프(70)상에 하부 반도체 칩, 즉 제 2 반도체 칩(60)이 그의 패드(61)가 하부를 향하게 배치된다. 상부 반도체 칩인 제 1 반도체 칩(30)은 그의 패드(31)가 하부를 향하게 제 2 반도체 칩(60)의 상부에 소정 간격을 두고 배치된다. 제 1 반도체 칩(30)의 패드(31)에는 리드(40)의 내측단이 연결된다. 제 1 및 제 2 반도체 칩(30,60) 사이와 제 1 반도체 칩(30)의 양측부에는 절연층(50)이 코팅되는데, 리드(40)의 외측단은 절연층(50)의 양측으로 돌출된다. 노출된 리드(40)의 외측단과 제 2 반도체 칩(60)의 패드가 패턴 테이프(70)의 금속 패턴(71)에 의해 전기적으로 연결되고, 전체 구조의 양측부가 봉지제(80)로 몰딩된다. 따라서, 제 1 반도체 칩(30)의 표면은 노출되어 방열판 기능을 발휘하게 되고, 노출된 패턴 테이프(70)의 밑면에 솔더 볼(90)들이 마운트된다.As shown in Fig. 14, the lower semiconductor chip, that is, the second semiconductor chip 60, is disposed on the pattern tape 70 with its pad 61 facing downward. The first semiconductor chip 30, which is the upper semiconductor chip, is disposed at a predetermined interval above the second semiconductor chip 60 with its pad 31 facing downward. The inner end of the lead 40 is connected to the pad 31 of the first semiconductor chip 30. An insulating layer 50 is coated between the first and second semiconductor chips 30 and 60 and on both sides of the first semiconductor chip 30, and an outer end of the lead 40 is extended to both sides of the insulating layer 50. It protrudes. The outer end of the exposed lead 40 and the pad of the second semiconductor chip 60 are electrically connected by the metal pattern 71 of the pattern tape 70, and both sides of the entire structure are molded with the encapsulant 80. . Therefore, the surface of the first semiconductor chip 30 is exposed to exhibit a heat sink function, and the solder balls 90 are mounted on the bottom surface of the exposed pattern tape 70.
이상에서 설명한 바와 같이 본 발명에 의하면, 상부 반도체 칩의 패드에 연결되어 횡으로 배치된 리드가 하부 반도체 칩의 패드에 금속 패턴으로 연결되므로써, 전기 신호 전달 경로가 매우 짧아지게 되고, 리드와 금속 패턴간의 거리가 충분히 유지되므로써, 서로간에 신호 간섭이 발생될 염려도 없게 된다. 또한, 상부 반도체 칩의 표면은 노출된 상태이므로, 방열 작용이 보다 원활해진다.As described above, according to the present invention, the leads connected to the pads of the upper semiconductor chip and laterally arranged are connected to the pads of the lower semiconductor chip in a metal pattern, thereby shortening the electric signal transmission path, and thereby leading the leads and the metal pattern. Since the distance between them is sufficiently maintained, there is no fear of signal interference between each other. In addition, since the surface of the upper semiconductor chip is exposed, the heat dissipation effect is smoother.
이상에서는 본 발명에 의한 스택 패키지 및 그의 제조 방법을 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.In the above, although the preferred embodiment for carrying out the stack package and the manufacturing method thereof according to the present invention has been shown and described, the present invention is not limited to the above-described embodiment, and the gist of the present invention as claimed in the following claims. Various changes can be made by those skilled in the art without departing from the scope of the present invention.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059164A KR20000042872A (en) | 1998-12-28 | 1998-12-28 | Stack package and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059164A KR20000042872A (en) | 1998-12-28 | 1998-12-28 | Stack package and fabrication method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000042872A true KR20000042872A (en) | 2000-07-15 |
Family
ID=19566125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980059164A KR20000042872A (en) | 1998-12-28 | 1998-12-28 | Stack package and fabrication method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000042872A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440788B1 (en) * | 1999-12-20 | 2004-07-19 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and its manufacturing method |
| KR100583492B1 (en) * | 2000-12-14 | 2006-05-24 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor Package |
-
1998
- 1998-12-28 KR KR1019980059164A patent/KR20000042872A/en not_active Application Discontinuation
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| KR100440788B1 (en) * | 1999-12-20 | 2004-07-19 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and its manufacturing method |
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