KR20000042154A - Apparatus of interfacing high-speed data signal - Google Patents
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Abstract
Description
본 발명은 광전송 장치의 인터페이스에 관한 것으로서, 특히 장치와 장치 사이의 인터페이스 표준인 저전압차분신호(Low Voltage Differential Signaling; 이하 LVDS 라고 함) 기술을 고속 데이터 신호의 전송 장치의 보드와 보드간의 인터페이스에 적용한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interface of an optical transmission device. In particular, a low voltage differential signaling (LVDS) technology, which is an interface standard between devices, is applied to a board-to-board interface of a high speed data signal transmission device. will be.
광전송 시스템은 초고속화, 초소형화, 고신뢰성 및 저가격의 시스템으로 발전하는 추세에 있으며, 특히 초소형화를 구현할 때 보드-보드 간 인터페이스 신호선 수는 물리적으로 심각한 제한을 받는다.Optical transmission systems are evolving into ultra-high speed, miniaturization, high reliability, and low cost systems. In particular, when implementing miniaturization, the number of board-to-board interface signal lines is physically severely limited.
이러한 제한을 해결하기 위한 종래의 광전송 장치의 보드-보드간 인터페이스 시스템 구성은, 도 1에 도시된 바와 같이, 보드-A(100), 보드-B(110) 및 보드-C(120)(또는 그 이상의 보드-N)를 구비하고, 각 보드에는 2.5 Gbps 용량의 48찬넬(각 51Mbps) 입출력 데이터를 다중/역다중화하기 위한 다수개의 집적회로(IC)칩(U1~U16)를 포함한다. 보드-A(100)에는 12찬넬씩(622Mbps)씩 다중/역다중화하는 IC인 4개의 U1~U4로 구성된다. 보드-B(110)에는 보드-A(100)와 인터페이스하는 4개의 U5~U8로 구성되고, 보드-C(120)와 인터페이스하는 4개의 U9~U12로 구성된다. 보드-C(120)에는 보드-B(110)와 인터페이스하는 4개의 U13~U16로 구성된다.Board-to-board interface system configuration of a conventional optical transmission device to solve this limitation, as shown in Figure 1, the board-A (100), board-B (110) and board-C (120) (or More than one board-N), each board includes a plurality of integrated circuit (IC) chips (U1 to U16) for multiplexing / demultiplexing 48 channels (each 51Mbps) input / output data having a capacity of 2.5 Gbps. Board-A (100) is composed of four U1 to U4, which are ICs that are multiplexed / demultiplexed by 12 channels (622Mbps). Board-B 110 includes four U5 to U8 interfaces with board-A 100, and four U9 to U12 interfaces with board-C 120. Board-C 120 includes four U13 to U16 interfaces with board-B 110.
종래의 인터페이스 방식은 각 보드에서는 다중/역다중 IC칩인 U1~U16을 이용하여 각각 12 찬넬씩 직접 다중 또는 역다중화하여 보드-보드간 에미터 결합 논리회로(Emitter Coupled Logic;이하 ECL이라고 함) 레벨로 인터페이스 한다.In the conventional interface method, each board is directly multiplexed or demultiplexed by 12 channels using U1 ~ U16, which are multi / demultiplex IC chips, to emitter-coupled logic (ECL) level between boards and boards. Interface with.
종래의 기술 방식의 동작을 살펴보면, 다음과 같다.Looking at the operation of the prior art method, as follows.
① 보드-A(100)에서 보드-B(110)로 출력되는 2.5Gbps 용량의 48 찬넬 트랜지스터 트랜지스터 논리(Transistor Transistor Logic; 이하 TTL이라고 함) 데이터들은 각각 12 찬넬씩 4개 그룹으로 그룹 지어 진다. 12찬넬 각각은 51Mbps의 데이터이다.① 48-channel transistor transistor logic (TTL) data of 2.5 Gbps output from board-A (100) to board-B (110) are grouped into four groups of 12 channels each. Each of the 12 channels is 51 Mbps of data.
② 4개 그룹의 각 12개의 51Mbps 데이터들은 U1 내지 U4에서 622M 클럭(H/S CLK)에 의해 622Mbps 데이터로 12:1 다중화 되어 진다.② Twelve 51Mbps data of four groups are 12: 1 multiplexed to 622Mbps data by 622M clock (H / S CLK) in U1 to U4.
③ 다중화된 622Mbps 데이터는 ECL 신호로 변환되어 보드-B(110)로 출력된다.(3) The multiplexed 622Mbps data is converted into an ECL signal and output to the board-B (110).
④ 보드-B(110)로 입력된 4개의 622Mbps ECL 데이터들은 U5 내지 U8로 제공되고, U5 내지 U8은 622M 클럭 추출 및 데이터 재정렬을 수행한다.Four 622Mbps ECL data input to Board-B 110 are provided to U5 through U8, and U5 through U8 perform 622M clock extraction and data reordering.
⑤ 재정렬된 622Mbps ECL 데이터들은, U5-U8에서 각각 추출된 622M 클럭을 사용하여 12개의 51Mbps TTL 데이터들로 12:1 역 다중화 된다.Reordered 622Mbps ECL data are 12: 1 demultiplexed into 12 51Mbps TTL data using the 622M clock extracted from U5-U8 respectively.
⑥ 이하 각 보드 사이의 입/출력 인터페이스 방식은 상술한 ①~⑤방식과 동일하다.⑥ The input / output interface method between each board is the same as the above ① ~ ⑤ method.
종래의 시스템 구성에서 다중/역다중 IC칩(U1~U16)를 사용하여 보드-보드간 2.5 Gbps 데이터를 인터페이스 시킬 때, 소모 전력문제, 방열 문제, 전자기 방해(electromagnetic interference;이하 EMI라고 함) 장애 대처 문제 및 가격 경쟁 문제 등의 해결해야 할 과제를 안고 있다.In the conventional system configuration, when interfacing 2.5 Gbps data from board to board using multiple / demultiplex IC chips (U1 to U16), power consumption problems, heat dissipation problems, and electromagnetic interference (hereinafter referred to as EMI) disturbances There are challenges to be solved, such as coping problems and price competition.
다중/역다중 IC칩(U1~U16)에서 12개의 51Mbps 데이터들은 H/S클럭(622Mbps)을 사용하여 다중화/역다중화 시 클럭을 추출함과 동시에, 고속 ECL 게이트를 사용함으로써, 소모 전력이 대단히 크고, 발열량이 상당함으로 방열판이 사용되어야 한다.Twelve 51Mbps data from multiple / demultiplex IC chips (U1 ~ U16) uses H / S clock (622Mbps) to extract clock when multiplexing / demultiplexing, and uses high-speed ECL gate to consume very high power consumption. The heat sink should be used because it is large and the amount of heat generated is considerable.
다중/역다중 IC칩(U1~U16)은 고속 다중/역다중 ECL IC 칩으로서, 가격이 현저히 비싸다. 또한, ELC 신호크기는 LVDS 신호 크기의 2배로 그에 상응하는 EMI 효과 역시 크며, 자체 EMI 대책을 갖고 있지 않기 때문에 추가 외부 회로 및 추가 부품이 필요하다.Multi / demultiplex IC chips (U1 to U16) are high-speed multi / demultiplex ECL IC chips, which are significantly expensive. In addition, the ELC signal size is twice the size of the LVDS signal, which also has a corresponding EMI effect, and does not have its own EMI countermeasures, requiring additional external circuitry and additional components.
본 발명은 상술한 바와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 초고속 데이터 신호의 보드-보드간 인터페이스를, 장치와 장치간 인터페이스 표준 LVDS 기술을 이용하여 구현함으로써, 기존의 ECL 직접 다중 방식에 비해 저전력, 저가격의 인터페이스 시스템을 구성함을 물론, 현저히 낮은 EMI 효과를 얻는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to implement a board-to-board interface of an ultra-high speed data signal by using a device-to-device interface standard LVDS technology, thereby providing an existing ECL direct multiplexing scheme. Compared to configuring a low-power, low-cost interface system, as well as significantly lower EMI effect.
상기 목적을 달성하기 위한 본 시스템은 복수개의 보드를 포함하는 초고속 데이터 전송 장비에서의 보드와 보드간 인터페이스 시스템에 있어서,The present invention for achieving the above object is a board-to-board interface system in a high-speed data transmission equipment including a plurality of boards,
각 보드에는 송신하고자하는 복수개의 입력 채널 데이터 신호를 다중화하고 LVDS 신호레벨로 변환하여 해당 보드로 전송하는 하나이상의 송신용 LVDS 찬넬 링크 IC칩; 및 해당 보드로부터 다중화된 LVDS 신호를 수신받아 원래 신호레벨로 변환시키고 원래 채널수로 역다중화하는 하나이상의 수신용 LVDS 찬넬 링크 IC칩을 포함하는 것을 특징으로 한다.Each board includes one or more transmission LVDS channel link IC chips for multiplexing a plurality of input channel data signals to be transmitted, converting them to LVDS signal levels, and transmitting them to the corresponding board; And at least one receiving LVDS channel link IC chip which receives the multiplexed LVDS signal from the board, converts the original signal level, and demultiplexes the original channel number.
상기 다른 목적을 달성하기 위한 복수개의 보드를 포함하는 초고속 데이터 전송 장비에서의 보드와 보드간 인터페이스 방법에 있어서,In the board-to-board interface method in the high-speed data transmission equipment including a plurality of boards for achieving the other object,
각 보드에는 송신하고자하는 복수개의 입력 채널 데이터 신호를 다중화하고 LVDS 신호레벨로 변환하여 해당 보드로 송신하는 단계; 및 해당 보드로부터 다중화된 LVDS 신호를 수신받아 원래 신호레벨로 변환시키고 원래 채널수로 역다중화하는 수신하는 단계를 포함하는 것을 특징으로 한다.Multiplexing a plurality of input channel data signals to be transmitted to each board, converting the signal into LVDS signal levels, and transmitting them to the corresponding board; And receiving the multiplexed LVDS signal from the corresponding board, converting the signal into an original signal level, and demultiplexing the original channel number.
도 1은 종래의 광전송 장치의 보드-보드간 인터페이스 시스템 구성도,1 is a block-to-board interface system configuration of a conventional optical transmission device,
도 2는 본 발명에 따른 LVDS 기술을 이용한 고속 데이터 신호의 인터페이스 시스템 구성도.2 is a block diagram of an interface system for high speed data signals using LVDS technology according to the present invention;
<도면 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
200 : 보드-A 210 : 보드-B200: Board-A 210: Board-B
220 : 보드-C IC 1~IC 16 : LVDS-IC칩220: Board-C IC 1 ~ IC 16: LVDS-IC chip
PLL 1~PLL 16: 위상동기루프회로PLL 1 ~ PLL 16: Phase locked loop circuit
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
본 발명에 적용되는 LVDS 기술은 1995년 장비와 장비간 인터페이스로 표준화된 규격으로서, 기존의 RE-422, RS-485, SCSI 등과 같은 데이터 전송 규격이 갖고 있는 문제점을 해결할 수 있다. 예컨대, 고속 데이터 전송, 낮은 소비전력, 및 물리계층 병목현상을 극복하고, EMI 효과를 줄이기 위해서는, 신호레벨을 줄여야만 한다. LVDS신호 레벨은 다른 전송 규격에 비해 낮은 전압 스윙을 가지므로(통상의 PECL신호 레벨의 1/2), 장비와 장비간의 넓은 대역폭을 획득할 수 있다. 이것은 의도적으로 낮은 전압 스윙을 하지 않고서도, 고속 데이터율을, 낮은 전력을 제공할 수 있게 한다.The LVDS technology applied to the present invention is a standard standardized as an interface between equipment and equipment in 1995, and solves problems of data transmission standards such as RE-422, RS-485, and SCSI. For example, in order to overcome high speed data transmission, low power consumption, and physical layer bottlenecks and to reduce EMI effects, signal levels must be reduced. The LVDS signal level has a lower voltage swing compared to other transmission specifications (half of the normal PECL signal level), thus allowing wide bandwidth between the equipment. This makes it possible to provide a high data rate and low power without intentionally making a low voltage swing.
본 실시예는 이러한 LVDS(TIA/EIA-644)기술을 초고속 2.5G 광전송 시스템의 보드와 보드 사이의 인터페이스 설계에 적용한 것이다.This embodiment applies the LVDS (TIA / EIA-644) technology to the board-to-board interface design of a high speed 2.5G optical transmission system.
도 2는 본 발명에 따른 LVDS 기술을 이용한 초고속 데이터 신호의 인터페이스 시스템 구성도이다. 도 2에서와 같이, 보드-A(200), 보드-B(210) 및 보드-C(220) 사이의 2.5Gbps 용량의 48 찬넬(각 51Mbps) 입출력 데이터는 24 찬넬 LVDS 찬넬 링크 IC칩(LVDS-IC칩)(IC1-IC16)을 통해 LVDS 레벨인 350Mbps 신호로 변환하여 보드-보드간 인터페이스를 하는 방식으로 구성된다.2 is a configuration diagram of an interface system of ultra-high speed data signals using LVDS technology according to the present invention. As shown in FIG. 2, 48 channels (each 51 Mbps) of I / O data of 2.5 Gbps capacity between Board-A 200, Board-B 210, and Board-C 220 are stored in a 24 channel LVDS channel link IC chip (LVDS). -IC chip (IC1-IC16) converts into LVDS level 350Mbps signal and is configured as a board-to-board interface.
보드-A(200)/보드-C(220)에는 2개의 24찬넬(622Mbps) 송신용 LVDS-IC칩(IC1, IC2)/(IC7,IC8)과, 2개의 24찬넬 수신용 LVDS-IC칩(IC9,IC10)/(IC15,IC16)으로 구성된다. 보드-B(210)에는 보드-A(200)측과 인터페이스하는 4개의 24찬넬 LVDS-IC칩(IC3,IC4,IC11,IC12) 및 보드-B(220)측과 인터페이스하는 4개의 24찬넬 LVDS-IC칩(IC7,IC8,IC15,IC16)으로 구성된다.Board-A (200) / Board-C (220) have two LVDS-IC chips (IC1, IC2) / (IC7, IC8) for transmitting 24 channels (622Mbps) and LVDS-IC chips for receiving two 24 channels. It consists of (IC9, IC10) / (IC15, IC16). Board-B210 has four 24-channel LVDS-IC chips (IC3, IC4, IC11, and IC12) that interface with the Board-A (200) side and four 24-channel LVDS that interface with the Board-B (220) side. -IC chips (IC7, IC8, IC15, IC16).
각 보드의 송신용 LVDS-IC칩은 클럭의 위상을 보상하기 위한 위상동기루프회로(PLL), 및 TTL 병렬데이터를 LVDS 데이터로 전환하는 변환회로(미도시)를 포함한다. 각 보드의 수신용 LVDS-IC칩은 클럭의 위상을 보상하기 위한 위상동기루프회로(PLL), 및 LVDS 데이터를 TTL 병렬데이터로 전환하는 변환회로(미도시)를 포함한다.The LVDS-IC chip for transmission of each board includes a phase locked loop circuit (PLL) for compensating the phase of the clock, and a conversion circuit (not shown) for converting TTL parallel data into LVDS data. The receiving LVDS-IC chip of each board includes a phase locked loop circuit (PLL) for compensating the phase of the clock, and a conversion circuit (not shown) for converting the LVDS data into TTL parallel data.
도 2를 참조하여, 본 실시예의 작용을 설명한다.Referring to Fig. 2, the operation of this embodiment will be described.
보드-A(200)에서 보드-B(210)로 출력되는 인터페이스 과정은 다음과 같다.The interface process output from board-A 200 to board-B 210 is as follows.
① 보드-A(200)에서 보드-B(210)로 출력되는 2.5Gbps 용량의 48 찬넬 TTL 데이터들은 각각 24 찬넬씩 2개 그룹으로 그룹 지어진다.① 48 channel TTL data of 2.5 Gbps capacity output from Board-A 200 to Board-B 210 are grouped into two groups of 24 channels each.
② 2개 그룹의 24채널 51Mbps 데이터들은, LVDS-IC칩인 IC1 및 IC2로 입력되고, 각 IC1, IC2은 입력 24채널 데이터를 7개씩 4부분으로 그룹짓는다(LVDS-IC칩의 입력핀 28개 중 사용되지 않는 나머지 4개 데이터는 여분으로 사용됨).② Two groups of 24 channel 51Mbps data are inputted to LVDS-IC chips IC1 and IC2, and each IC1 and IC2 groups 7 input 24 channel data into 4 parts (of 28 input pins of LVDS-IC chip). The remaining four unused data is used as a spare).
③ IC1, IC2에서 사용되는 클럭은 51Mbps이며, 상기 클럭이 입력되는 PLL1, PLL2 에서는 클럭을 7단계 딜레이 시킨 후, 처음 입력된 클럭과 비교하여 각 단계의 딜레이 편차를 조절한다.③ The clock used in IC1 and IC2 is 51Mbps. In PLL1 and PLL2 to which the clock is input, the clock is delayed by 7 steps, and then the delay deviation of each step is adjusted by comparing with the clock inputted first.
④ 각 7단계에서 출력된 클럭을 이용하여 입력된 7개의 51Mbps 데이터를 350Mbps 데이터로 직교 다중화한다.④ Orthogonal multiplexing of seven 51Mbps data input to 350Mbps data using the clock output in each seven steps.
⑤ IC1에서 다중화된 4채널의 350Mbps 데이터와 51M클럭은 LVDS 신호로 변환되어 보드-B(210)의 IC3으로 제공된다. IC2에서 다중화된 4채널의 350Mbps 데이터와 51M 클럭은 LVDS 신호로 변환되어 보드-B(210)의 IC4로 제공된다.⑤ Four channels of 350Mbps data and 51M clock multiplexed at IC1 are converted into LVDS signals and provided to IC3 of Board-B210. Four channels of 350Mbps data and 51M clock multiplexed at IC2 are converted to LVDS signals and provided to IC4 of Board-B210.
⑥ 보드-B(210)의 IC3 및 IC4에 각각 입력되어진 4개의 LVDS 350Mbps 데이터와 51M 클럭은 LVDS 신호에서 TTL신호로 역변환된다.⑥ Four LVDS 350Mbps data and 51M clocks input to IC3 and IC4 of Board-B210 are inversely converted from LVDS signal to TTL signal.
⑦ IC3의 PLL3, IC4의 PLL4에서는 입력되는 클럭을 7 단계로 딜레이 시킨 후, 처음 입력된 클럭과 비교하면서 각 단계의 딜레이 편차를 조절한다.⑦ In PLL3 of IC3 and PLL4 of IC4, the input clock is delayed in 7 steps, and then the delay deviation of each step is adjusted while comparing with the first input clock.
⑧ 상기 7단계 각각에서 출력되는 클럭을 이용하여 각 350Mbps 데이터를 7개의 51Mbps 데이터로 직교 역다중화한다.⑧ Orthogonal demultiplexing each 350Mbps data into seven 51Mbps data using the clock output in each of the above 7 steps.
⑨ IC3 또는 IC4에서 출력되는 각 28개(LVDS-IC칩의 입력 28개 중 나머지 4개의 데이터는 여분의 사용 용도임)의 51Mbps 데이터들은 51M 클럭에 의해 데이터 재정렬이 이루어진 후 51M 클럭과 함께 출력된다.⑨ 51Mbps data of each of 28 outputs from IC3 or IC4 (the remaining 4 of 28 inputs of LVDS-IC chip are for spare use) are output with 51M clock after data rearrangement by 51M clock. .
상기 ① 내지 ⑨ 과정을 통해 보드-A(200)에서 보드-B(210)로 인터페이스되는 2.5Gbps 용량의 총 48 찬넬 51Mbps TTL 데이터들은, 2개의 송신용 LVDS-IC인 IC1,IC2를 이용하여 다중화된 후 LVDS 신호로 변환되어 전송되고, 2개의 수신용 LVDS-IC인 IC3,IC4를 이용하여 다시 TTL데이터로 변환되고 역다중화된다.A total of 48 channels of 51 Mbps TTL data having a capacity of 2.5 Gbps interfaced from board-A 200 to board-B 210 through the steps ① through ⑨ are multiplexed using two transmission LVDS-ICs, IC1 and IC2. After conversion, the signal is converted into an LVDS signal and transmitted, and then converted into TTL data and demultiplexed using two receiving LVDS-ICs IC3 and IC4.
보드-B(210)에서 보드-A(200)로의 인터페이스 역시 2개의 송신용 LVDS-IC인 IC11,IC12를 이용하여 복수개의 TTL 데이터신호를 다중화하고, 다중화된 TTL 데이터와 클럭신호를 LVDS신호레벨로 변환시켜 전송되고, 2개의 수신용 LVDS-IC 인IC9,IC10을 이용하여 다시 TTL데이터로 변환되고 역다중화된다.The interface from board-B 210 to board-A 200 also multiplexes a plurality of TTL data signals using IC11 and IC12, which are two transmission LVDS-ICs, and LVDS signal level of the multiplexed TTL data and clock signal. The TTL data is then converted into TTL data and demultiplexed using the two receiving LVDS-ICs IC9 and IC10.
각 보드들간의 입/출력 인터페이스 방식도 상기 ① 내지 ⑨ 과정을 통해 동일하게 동작한다.The input / output interface method between each board also operates in the same manner through the above ① to ⑨ process.
본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되는 본 발명의 취지와 범위에 포함된다.The present invention is not limited by the embodiments described above, and various changes and modifications can be made by those skilled in the art, which are included in the spirit and scope of the present invention as defined in the appended claims.
이상에서 살펴본 바와 같이, 본 발명은 장치와 장치 사이의 인터페이스 표준 LVDS 기술을 광전송 장치의 보드와 보드 사이의 인터페이스 용도에 접목시킴으로써, 종래에 해결해야할 소모전력 문제, 방열문제, EMI장애 대처 문제 및 가격 경쟁 문제 등을 해결하고 하기에 기술된 여러 가지 장점 및 효과를 획득할 수 있다.As described above, the present invention, by combining the interface between the device and the standard LVDS technology between the board and the board of the optical transmission device, the power consumption problem, heat dissipation problem, EMI problem coping problem and price to be solved in the past It is possible to solve competition problems and the like and obtain various advantages and effects described below.
본 발명에서 LVDS 찬넬 링크 IC칩은 다중/역다중화 시 딜레이 방식의 PLL을 사용함으로써, 51M 정도의 낮은 클럭 주파수로 구동되며, 높은 클럭 주파수에 부합되는 내부 게이트를 필요치 않다.In the present invention, the LVDS channel link IC chip uses a delayed PLL when multiplexing / demultiplexing, and is driven at a clock frequency as low as 51M and does not require an internal gate corresponding to a high clock frequency.
또한, LVDS 찬넬 링크 IC칩은 상보형금속산화막반도체(complementary metal-oxide semiconductor; CMOS) 기술로 처리되기 때문에, 종래의 ECL-IC칩에 비해 약 80%정도로 전원 소모량이 대단히 적고, 가격 또한 저렴하다. 게다가, 발열량 또한 현저히 적어 별도의 방열판이 필요 없으며 IC의 패키지도 소용화 할 수 있는 장점이 있다.In addition, the LVDS channel link IC chip is processed using complementary metal-oxide semiconductor (CMOS) technology, which consumes about 80% less power and is cheaper than conventional ECL-IC chips. . In addition, the amount of heat generation is also very low, so there is no need for a separate heat sink, and the IC package can also be utilized.
LVDS 찬넬 링크 IC칩은 양극 데이터 전송 방식이기 때문에 방사 노이즈가 적고, 송신 출력은 전류 모드 드라이버이기 때문에 링잉(Ringing) 노이즈를 상당부분 감소시켜서 EMI 장애 대책 능력이 탁월하다.The LVDS channel link IC chip has low radiated noise because it is a bipolar data transfer method, and the transmit output is a current mode driver, which greatly reduces ringing noise, thus providing excellent EMI failure capability.
따라서, 본 발명은 초고속 초소형 광전송 장치의 시스템 설계시, 저전력 및 저비용의 시스템 구성을 가능하게 함은 물론, 현저히 낮은 EMI 효과를 얻게 한다.Therefore, the present invention enables a low power and low cost system configuration, as well as a remarkably low EMI effect, when designing a system of an ultrafast optical transmission device.
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| KR (1) | KR100295539B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618266B1 (en) * | 2005-03-21 | 2006-09-01 | 주식회사 팬택 | A data transmitter-receiver using lvds and portable apparatus using it and its method |
| KR100706742B1 (en) * | 2000-07-18 | 2007-04-11 | 삼성전자주식회사 | Flat panel display apparatus |
| US8941354B2 (en) | 2011-05-04 | 2015-01-27 | Samsung Sdi Co., Ltd. | Battery system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5987543A (en) * | 1997-08-29 | 1999-11-16 | Texas Instruments Incorporated | Method for communicating digital information using LVDS and synchronous clock signals |
-
1998
- 1998-12-24 KR KR1019980058253A patent/KR100295539B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706742B1 (en) * | 2000-07-18 | 2007-04-11 | 삼성전자주식회사 | Flat panel display apparatus |
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| US8941354B2 (en) | 2011-05-04 | 2015-01-27 | Samsung Sdi Co., Ltd. | Battery system |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100295539B1 (en) | 2001-07-12 |
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