KR20000039797A - Method for fabricating capacitor of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 간단한 방법으로 캐패시터 용량을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a capacitor of a semiconductor device capable of improving a capacitor capacity by a simple method.
도 1은 종래 기술에 따른 반도체 소자를 도시한 도면으로서, 이를 참조하여 그 제조방법을 설명하면 다음과 같다.1 is a view showing a semiconductor device according to the prior art, the method of manufacturing the same with reference to this as follows.
트랜지스터가 구비된 반도체 기판(1) 상에 층간절연막(2)이 형성되고, 사진식각 공정에 의해 상기 층간절연막(2)에 반도체 기판(1)을 노출시키는 콘택홀이 형성된다. 콘택홀을 매립시키도록 하부전극용 폴리실리콘막과 코아 산화막 및 반사 방지막이 연속적으로 증착되고, 상기 반사방지막, 코아 산화막 및 하부전극용 폴리실리콘막이 패터닝되어 캐패시터용 하부전극(3)이 형성된다.An interlayer insulating film 2 is formed on the semiconductor substrate 1 with a transistor, and a contact hole for exposing the semiconductor substrate 1 is formed in the interlayer insulating film 2 by a photolithography process. The lower electrode polysilicon film, the core oxide film and the anti-reflection film are successively deposited to fill the contact hole, and the antireflection film, the core oxide film and the polysilicon film for the lower electrode are patterned to form a capacitor lower electrode 3.
전체 상부에 스페이서용 폴리실리콘막이 증착되고, 상기 스페이서용 폴리실리콘막이 식각되어 캐패시터의 하부전극(3)의 양 측벽에 스페이서(4)가 형성된다.A polysilicon film for spacers is deposited on the entire surface, and the polysilicon film for spacers is etched to form spacers 4 on both sidewalls of the lower electrode 3 of the capacitor.
코아 산화막은 제거되고, 스페이서를 포함하는 캐패시터의 하부전극(3)을 덮도록 유전막(5) 및 상부전극용 폴리실리콘막(6)이 증착되어 캐패시터가 완성된다.The core oxide film is removed, and the dielectric film 5 and the polysilicon film 6 for the upper electrode are deposited to cover the lower electrode 3 of the capacitor including the spacer, thereby completing the capacitor.
상기와 같은 구조를 갖는 캐패시터는 고집적화가 진행되고 있는 추세에서 고용량을 갖도록 하는 것이 요구되고 있다.Capacitors having the above structure are required to have a high capacity in the trend of high integration.
여기서, 캐패시터의 용량은 일반적으로 상·하부전극의 표면적과 유전막의 유전률에 비례하고, 유전막의 두께에 반비례한다. 따라서, 캐패시터의 고용량을 달성하기 위해서는 전극의 표면적을 증가시키거나, 유전율이 높은 유전막을 사용하거나, 또는, 유전막의 두께를 감소시켜야 한다.Here, the capacitance of the capacitor is generally proportional to the surface area of the upper and lower electrodes and the dielectric constant of the dielectric film, and inversely proportional to the thickness of the dielectric film. Therefore, in order to achieve a high capacity of the capacitor, it is necessary to increase the surface area of the electrode, to use a dielectric film having a high dielectric constant, or to reduce the thickness of the dielectric film.
종래에는 캐패시터의 고용량을 달성하기 위한 방법으로서, 전극의 형태를 3차원 구조로 변경시키거나, 또는, 층간 절연막의 두께를 증가시켜 그에 해당하는 만큼의 전극 면적을 증가시키는 방법이 실시되고 있으며, 또 다른 방법으로서, Ta2O5와 같은 고 유전율을 갖는 유전막을 사용하는 방법이 실시되고 있다.Conventionally, as a method for achieving a high capacity of a capacitor, a method of changing the shape of an electrode into a three-dimensional structure, or increasing the thickness of an interlayer insulating film to increase the electrode area corresponding thereto, has been implemented. As another method, a method of using a dielectric film having a high dielectric constant such as Ta 2 O 5 has been carried out.
그러나, 캐패시터의 고용량을 달성하기 위한 종래의 기술들은 다음과 같은 문제점을 갖고 있다.However, conventional techniques for achieving high capacity of a capacitor have the following problems.
첫째로, 코아 산화막의 증착과 그에 대한 식각 및 제거 공정이 실시되는 것으로 인하여 전체적인 공정이 복잡한 문제점이 있다.First, the entire process is complicated due to the deposition of the core oxide film and the etching and removal processes thereof.
둘째로, 3차원 구조로 전극을 형성하는 방법은 전극의 표면적을 증가시키는 것에 의해 캐패시터의 고용량을 달성할 수 있다는 장점은 있으나, 그 공정이 복잡함은 물론 매우 어렵고, 이에 따라, 공정의 재현성 측면에서 안정적이지 못한 문제점이 있다.Secondly, the method of forming an electrode with a three-dimensional structure has the advantage of achieving a high capacity of the capacitor by increasing the surface area of the electrode, but the process is not only complicated but also very difficult, and thus, in terms of reproducibility of the process There is an unstable problem.
셋째로, 고유전율을 갖는 유전막은 사용하는 방법은 비교적 간단한 방법이기는 하지만, 초고집적화되는 최근의 추세에서 캐패시터 용량을 증가시키는데 한계가 있는 문제점이 있다.Third, although the method of using a dielectric film having a high dielectric constant is a relatively simple method, there is a problem in that there is a limit in increasing the capacitor capacity in the recent trend of being highly integrated.
넷째로, 층간절연막의 두께를 증가시켜 그에 해당하는 만큼의 전극 면적을 증가시키는 것에 의해 캐패시터의 용량을 증가시키는 방법은, 캐패시터의 용량을 증가시킬 수 있다는 장점은 있으나, 콘택홀의 형성이 어렵다는 문제점과 이 콘택홀에 대한 매립이 어렵다는 문제점이 있고, 특히, 반도체 소자가 고집적화되는 추세에서, 도 1에 도시된 바와 같이, 셀 영역과 주변회로 영역간의 단차가 증가되는 것에 기인하여 후속 공정, 예컨데, 리소그라피 공정의 안정성이 확보되지 못하기 때문에, 금속배선들간의 브릿지(Bridge), 또는 탑 표면의 로스(loss)가 심각하게 발생되는 문제점이 있다.Fourth, the method of increasing the capacitance of the capacitor by increasing the thickness of the interlayer insulating film and correspondingly increasing the electrode area has the advantage of increasing the capacitance of the capacitor, but it is difficult to form contact holes. There is a problem that it is difficult to bury the contact hole, and in particular, in the trend of high integration of semiconductor devices, as shown in FIG. 1, subsequent steps, for example, lithography, are caused due to an increase in the step difference between the cell region and the peripheral circuit region. Since the stability of the process is not secured, there is a problem in that a bridge between metal wires or a loss of the top surface is seriously generated.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 비교적 간단한 방법으로 캐패시터의 고용량을 달성할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데, 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a capacitor of a semiconductor device capable of achieving a high capacity of a capacitor by a relatively simple method.
도 1은 종래 기술에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 단면도.1 is a cross-sectional view for explaining a method for forming a capacitor of a semiconductor device according to the prior art.
도 2는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도.2 is a cross-sectional view illustrating a method of forming a capacitor of a semiconductor device in accordance with an embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
11 : 반도체 기판 12 : 층간절연막11 semiconductor substrate 12 interlayer insulating film
13 : 스페이서 14 : 제1폴리실리콘막13 spacer 14 first polysilicon film
15 : 반사방지막 16 : 포토레지스트 패턴15: antireflection film 16: photoresist pattern
17 : 폴리머 스페이서 18 : 제2폴리실리콘막17 polymer spacer 18 second polysilicon film
18a : 폴리 스페이서 19 : 유전막18a: poly spacer 19: dielectric film
20 : 제3폴리실리콘막 C : 콘택홀20: third polysilicon film C: contact hole
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 형성방법은, 반도체 기판 상에 층간절연막을 증착하고, 상기 층간절연막에 콘택홀을 형성하는 단계; 상기 층간절연막 상에 콘택홀이 매립되도록 제1폴리실리콘막을 증착하고, 상기 제1폴리실리콘막 상에 반사방지막을 형성하는 단계; 상기 반사방지막 상에 캐패시터의 하부전극을 정의하기 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로하는 식각 공정을 통해 반사방지막을 식각함과 동시에 상기 포토레지스트 패턴의 측벽에 폴리머 스페이서를 형성하는 단계; 상기 폴리머 스페이서 및 포토레지스트 패턴을 식각 마스크로하여 제1폴리실콘막을 식각하는 단계; 상기 포토레지스트 패턴을 제거하고, 이어서, 잔류된 반사방지막을 제거하는 단계; 전체 상부에 폴리 스페이서용 제2폴리실리콘막을 증착하는 단계; 상기 폴리머 스페이서의 상부면이 노출되도록 상기 제2폴리실리콘막을 식각하여 상기 폴리머 스페이서의 양 측벽에 폴리 스페이서들을 형성하는 단계; 상기 폴리머 스페이서를 제거하는 단계; 및 전체 상부에 유전막 및 제3폴리실리콘을 순차적으로 증착하는 단계를 포함하여 이루어진다.A method of forming a capacitor of a semiconductor device of the present invention for achieving the above object comprises the steps of: depositing an interlayer insulating film on a semiconductor substrate, and forming a contact hole in the interlayer insulating film; Depositing a first polysilicon film so as to fill a contact hole on the interlayer insulating film, and forming an anti-reflection film on the first polysilicon film; Forming a photoresist pattern on the anti-reflection film to define a lower electrode of the capacitor; Etching the anti-reflection film through an etching process using the photoresist pattern as an etching mask and simultaneously forming a polymer spacer on sidewalls of the photoresist pattern; Etching the first polysilicon film by using the polymer spacer and the photoresist pattern as an etching mask; Removing the photoresist pattern and then removing the remaining antireflective film; Depositing a second polysilicon film for the poly spacer on the whole; Etching the second polysilicon layer to expose the top surface of the polymer spacer to form poly spacers on both sidewalls of the polymer spacer; Removing the polymer spacer; And sequentially depositing the dielectric film and the third polysilicon on the whole.
본 발명에 따르면, 폴리머 스페이서를 이용하여 이중 실린더 형의 캐패시터를 형성하기 때문에 전극의 표면적을 증가시킬 수 있는 것에 기인하여 캐패시터 용량을 증가시킬 수 있고, 아울러, 코아 산화막의 증착과 이에 대한 식각 및 제거 공정이 삭제되기 때문에 전체적인 공정을 단순화시킬 수 있다.According to the present invention, since the formation of a double-cylindrical capacitor using a polymer spacer can increase the capacitance of the electrode due to the ability to increase the surface area of the electrode, and also to deposit and etch and remove core oxide films. Since the process is deleted, the overall process can be simplified.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도이다.2A to 2F are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(11) 상에 층간절연막(12)이 증착되고, 공지된 사진식각 공정에 의해 상기 층간절연막에 콘택홀(C)이 형성된다. 상기 층간절연막(12) 상에 콘택홀을 매립시킬 수 있는 두께, 바람직하게는, 1,000Å 정도의 두께로 제1폴리실리콘막(14)이 증착된다. 상기 제1폴리실리콘막(14) 상에 SiON막으로된 반사방지막(15)이 증착되고, 상기 반사방지막(15) 상에 캐패시터의 하부전극을 정의하기 위한 포토레지스트 패턴(16)이 형성된다.Referring to FIG. 2A, an interlayer insulating film 12 is deposited on the semiconductor substrate 11, and a contact hole C is formed in the interlayer insulating film by a known photolithography process. The first polysilicon film 14 is deposited on the interlayer insulating film 12 to a thickness capable of filling the contact hole, preferably about 1,000 mW. An antireflection film 15 made of a SiON film is deposited on the first polysilicon film 14, and a photoresist pattern 16 is formed on the antireflection film 15 to define a lower electrode of the capacitor.
여기서, 반사방지막(15)은 후 속의 리소그라피 공정시에 양호한 패턴이 형성되도록 함과 동시에 상기 포토레지스트 패턴(16)의 측벽에 형성되는 폴리머의 소오스로서 작용하게 된다. 또한, 포토레지스트 패턴(16)은 폴리머의 높이가 원하는 정도, 즉, 요구된 캐패시터 용량이 얻어지도록 하는 두께로 형성된다.Here, the anti-reflection film 15 allows a good pattern to be formed during the subsequent lithography process and at the same time serves as a source of the polymer formed on the sidewall of the photoresist pattern 16. In addition, the photoresist pattern 16 is formed to such a degree that the desired height of the polymer, i.
도면에서, 미설명된 도면부호 13은 콘택 스페이서로서, 공지된 바와 같이, 이것은 캐패시터와 게이트 전극간의 단락을 방지하기 위한 것이다.In the figure, reference numeral 13, which is not explained, is a contact spacer, as is known, to prevent a short circuit between the capacitor and the gate electrode.
도 2b를 참조하면, HBr 가스를 사용하여 노출된 반사방지막 부분을 식각한다. 이 때, 반사방지막(15)의 재질인 SiON막이 식각되면서, 식각 가스인 HBr 가스와 반응하여 폴리머들이 형성되고, 이러한 폴리머들이 포토레지스트 패턴(16)의 측벽에 흡착됨으로써, 상기 포토레지스트 패턴(16)의 양 측벽에 폴리머 스페이서(17)가 형성된다. 이러한 폴리머 스페이서(17)는 대략 800∼900Å 두께로 형성되며, 식각 가스의 농도, 식각 온도, 식각 속도, 또는, 식각 압력을 조절함에 따라 그 두께 조절이 가능하다.Referring to FIG. 2B, the exposed anti-reflection film portion is etched using HBr gas. At this time, while the SiON film, which is a material of the anti-reflection film 15, is etched, polymers are formed by reacting with the HBr gas, which is an etching gas, and the polymers are adsorbed on the sidewall of the photoresist pattern 16, thereby forming the photoresist pattern 16 Polymer spacers 17 are formed on both sidewalls of the substrate. The polymer spacer 17 is formed to have a thickness of about 800 to 900 kPa, and the thickness thereof may be adjusted by adjusting the concentration of the etching gas, the etching temperature, the etching rate, or the etching pressure.
한편, 폴리머 스페이서(17)가 형성되는 것으로 인하여 포토레지스트 패턴(16)의 전체 폭도 감소된다. 따라서, 포토레지스트 패턴(16)을 형성하기 위한 전술된 공정시에는 상기 포토레지스트 패턴(16)의 폭이 감소되는 것과, 특히, 이웃하는 캐패시터와의 사이에서 브릿지 현상이 발생되지 않도록 하는 폭으로 조절되어야 한다.On the other hand, since the polymer spacers 17 are formed, the overall width of the photoresist pattern 16 is also reduced. Therefore, in the above-described process for forming the photoresist pattern 16, the width of the photoresist pattern 16 is reduced, and in particular, adjusted to a width such that no bridge phenomenon occurs between neighboring capacitors. Should be.
도 2c를 참조하면, 폴리머 스페이서(17) 및 포토레지스트 패턴(도시안됨)을 식각 마스크로 하는 식각 공정을 통해, 층간절연막(12)이 노출되도록 제1폴리실리콘막(14)은 식각되고, 이어서, O2플라즈마에 의해 포토레지스트 패턴이 제거된다. 그리고 나서, 폴리머 스페이서의 내측에 잔류된 반사방지막도 제거된다.Referring to FIG. 2C, the first polysilicon layer 14 is etched to expose the interlayer insulating layer 12 through an etching process using the polymer spacer 17 and the photoresist pattern (not shown) as an etching mask. The photoresist pattern is removed by the O 2 plasma. Then, the antireflection film remaining inside the polymer spacer is also removed.
도 2d를 참조하면, 폴리머 스페이서를 포함하여 층간절연막 상에 폴리 스페이서용 제2폴리실리콘막(18)이 증착된다. 이때, 제2폴리실리콘막(18)은 저온에서 증착이 용이한 스퍼터링 공정에 의해 증착된다.Referring to FIG. 2D, a second polysilicon film 18 for poly spacer is deposited on the interlayer insulating film including the polymer spacer. At this time, the second polysilicon film 18 is deposited by a sputtering process that is easy to deposit at low temperature.
도 2e를 참조하면, 층간절연막 상에 증착된 제2폴리실리콘막 부분이 제거되도록 상기 제2폴리실리콘막은 식각되고, 이에 따라, 폴리 스페이서(18a)가 형성된다. 이때, 제2폴리실리콘막은 층간절연막(12) 상에 증착된 부분이 제거됨과 동시에 폴리머 스페이서(17)의 상부에 증착된 부분도 제거되며, 이에 따라, 폴리머 스페이서(17)의 상부면이 노출된다.Referring to FIG. 2E, the second polysilicon film is etched to remove portions of the second polysilicon film deposited on the interlayer insulating film, thereby forming a poly spacer 18a. At this time, the second polysilicon film is removed at the same time as the portion deposited on the interlayer insulating film 12, the portion deposited on the polymer spacer 17 is removed, thereby, the upper surface of the polymer spacer 17 is exposed. .
한편, 제2폴리실리콘막의 식각시에는 그 식각 정도에 따라 폴리 스페이서의 높이가 조절되기 때문에, 캐패시터 용량이의 조절이 가능하게 된다. 따라서, 제2폴리실리콘막의 식각 정도를 조절함으로써, 요구되는 캐패시터 용량이 얻어지도록 한다.On the other hand, when the second polysilicon film is etched, the height of the poly spacer is adjusted according to the degree of etching, so that the capacitance of the capacitor can be adjusted. Therefore, by adjusting the etching degree of the second polysilicon film, the required capacitor capacity is obtained.
도 2f를 참조하면, 폴리머 스페이서는 BOE 및 H3PO4의 식각 용액을 이용한 식각 공정에 의해 제거된다. 이에 따라, 층간절연막(12) 상에는 이중 폴리 스페이서(18a)가 형성된다. 이어서, 폴리 스페이서(18a)를 포함한 전체 상부에 유전막(19)이 증착되고, 상기 유전막(19) 상에 캐패시터의 상부전극용 제3폴리실리콘막(20)이 증착되어 캐패시터가 형성된다.Referring to FIG. 2F, the polymer spacer is removed by an etching process using an etching solution of BOE and H 3 PO 4 . Accordingly, the double poly spacer 18a is formed on the interlayer insulating film 12. Subsequently, the dielectric film 19 is deposited on the entire surface including the poly spacer 18a, and the third polysilicon film 20 for the upper electrode of the capacitor is deposited on the dielectric film 19 to form a capacitor.
본 발명의 실시예에 따르면, 폴리머 스페이서가 형성되는 것으로 인하여 이중의 폴리 스페이서를 형성할 수 있기 때문에 전극 표면적을 증가시킬 수 있고, 이에 따라, 캐패시터의 용량을 증대시킬 수 있다.According to the embodiment of the present invention, since the polymer spacer is formed, since the double poly spacer can be formed, the electrode surface area can be increased, thereby increasing the capacity of the capacitor.
또한, 전극의 높이를 증가시키지 않아도 되기 때문에, 셀 영역과 주변 영역간의 단차를 줄일 수 있게 되고, 이에 기인하여, 후속 공정을 안정화시킬 수 있다.In addition, since the height of the electrode does not have to be increased, it is possible to reduce the step difference between the cell region and the peripheral region, thereby stabilizing subsequent processes.
이상에서와 같이, 본 발명은 코아 산화막의 증착과 이에 대한 식각 및 제거 공정을 수행하지 않기 때문에, 전체적인 공정을 단순화시킬 수 있다.As described above, the present invention does not perform the deposition of the core oxide film and the etching and removal thereof, thereby simplifying the overall process.
또한, 폴리머 스페이서를 이용하여 이중 폴리 스페이서를 형성할 수 있기 때문에 전극의 표면적을 증가시킬 수 있고, 이에 따라, 캐패시터 용량을 향상시킬 수 있다.In addition, since the double poly spacer can be formed using the polymer spacer, the surface area of the electrode can be increased, and thus the capacitor capacity can be improved.
게다가, 캐패시터 전극의 높이를 증가시키지 않고도 고용량의 캐패시터를 형성할 수 있기 때문에, 셀 영역과 주변회로 영역간의 단차를 감소시킬 수 있으며, 이에 따라, 후속 공정의 안정화를 확보할 수 있다.In addition, since a capacitor of high capacity can be formed without increasing the height of the capacitor electrode, it is possible to reduce the step difference between the cell region and the peripheral circuit region, thereby ensuring the stabilization of subsequent processes.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055251A KR20000039797A (en) | 1998-12-16 | 1998-12-16 | Method for fabricating capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055251A KR20000039797A (en) | 1998-12-16 | 1998-12-16 | Method for fabricating capacitor of semiconductor device |
Publications (1)
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|---|---|
| KR20000039797A true KR20000039797A (en) | 2000-07-05 |
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ID=19563024
Family Applications (1)
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|---|---|---|---|
| KR1019980055251A KR20000039797A (en) | 1998-12-16 | 1998-12-16 | Method for fabricating capacitor of semiconductor device |
Country Status (1)
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|---|---|
| KR (1) | KR20000039797A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7229925B2 (en) | 2003-12-23 | 2007-06-12 | Dongbu Electronics Co., Ltd. | Methods of forming a pattern for a semiconductor device |
-
1998
- 1998-12-16 KR KR1019980055251A patent/KR20000039797A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7229925B2 (en) | 2003-12-23 | 2007-06-12 | Dongbu Electronics Co., Ltd. | Methods of forming a pattern for a semiconductor device |
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