KR20000039091A - Flash memory device and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 플레쉬 메모리장치 및 그의 제조방법에 관한 것으로서, 특히, 선택 트랜지스터(select transistor)와 메모리 트랜지스터(memory tansistor)의 2개의 트랜지스터로 구성되는 플레쉬 메모리장치의 제조방법 및 그에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device and a method of manufacturing the same, and more particularly, to a method of manufacturing a flash memory device comprising two transistors, a select transistor and a memory tansistor.
플레쉬 메모리장치(flash memory device)는 메모리 어레이 셀들에 저장된 데이터를 동시에 소거(erase)시킬 수 있으므로 소거 속도가 빠른 비활성 메모리소자(nonvolatile memory device)이다.A flash memory device is a nonvolatile memory device having a high erase speed because it can erase data stored in memory array cells at the same time.
플레쉬 메모리장치는 적어도 2개의 게이트, 즉, 플로팅게이트(floating gate)와 콘트롤게이트(control gate)를 갖는 구조로 이루어져 플로팅게이트에 전자를 축적하여 데이터를 프로그램하며, 플로팅게이트에서 전자를 방전시켜 프로그램된 데이터를 소거한다.The flash memory device has a structure having at least two gates, i.e., a floating gate and a control gate, to accumulate electrons in the floating gate to program data, and to discharge the electrons in the floating gate. Clear the data.
상기에서 플로팅게이트와 콘트롤게이트로 이루어진 ETOX(EEPROM Tunneling Oxide) 구조의 플레쉬 메모리장치는 콘트롤게이트로 이루어진 각각의 셀들이 X방향으로 워드 라인(word line)을, Y방향으로 비트 라인(bit line)을 공유한다. 이러한 구조를 갖는 플레쉬 메모리장치는 프로그램시 원하지 않는 셀이 프로그램되는 디스터브(disturb) 현상이 발생되거나, 또는, 소거시 과도 소거(over erase)되어 소자가 오동작되는 문제가 발생된다.In the above-described flash memory device having an ETOX (EEPROM Tunneling Oxide) structure consisting of a floating gate and a control gate, each cell of the control gate has a word line in the X direction and a bit line in the Y direction. Share. A flash memory device having such a structure may cause a disturb phenomenon in which unwanted cells are programmed during programming, or a problem of malfunctioning due to over erase during erasing.
그러므로, 이러한 현상을 방지하기 위해 플로팅게이트와 콘트롤게이트로 이루어진 메모리 트랜지스터에 선택 트랜지스터를 더 갖는 플레쉬 메모리장치가 개발되었다. 선택 트랜지스터와 메모리 트랜지스터를 갖는 플레쉬 메모리장치는 프로그램하거나 소거할 때 선택 트랜지스터가 '오프(off)'되어 원하지 않는 메모리 트랜지스터이 프로그램되어 디스터브 현상이 발생되거나 과도 소거되는 것을 방지한다.Therefore, in order to prevent this phenomenon, a flash memory device having a selection transistor in a memory transistor including a floating gate and a control gate has been developed. A flash memory device having a select transistor and a memory transistor is " off " when programmed or erased so that unwanted memory transistors can be programmed to prevent disturb or over erase.
도 1a 내지 도 1b은 종래 기술에 따른 플레쉬 메모리장치의 제조 공정도이다.1A to 1B are manufacturing process diagrams of a flash memory device according to the prior art.
도 1a를 참조하면, P형의 반도체기판(11) 상에 LOCOS(Local Oxidation of Silicon) 방법 또는 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역을 한정하는 필드절연막(12)을 형성한다.Referring to FIG. 1A, a field insulating layer 12 is formed on a P-type semiconductor substrate 11 to define an active region of a device by a local oxide of silicon (LOCOS) method or a shallow trench isolation (STI) method.
반도체기판(11)의 노출된 부분에 열산화에 의해 게이트산화막(13)을 형성한다. 그리고, 필드절연막(12) 및 게이트산화막(13) 상에 다결정실리콘을 화학기상증착(Chemical Vapor Deposion : 이하, CVD라 칭함) 방법으로 증착한 후 포토리쏘그래피 방법으로 반도체기판(11)이 노출되도록 패터닝하여 선택 트랜지스터의 선택게이트(15)와 메모리 트랜지스터의 플로팅게이트(17)를 형성한다. 상기에서 선택게이트(15)를 소자의 채널 방향과 수직하는 방향으로 길게 형성하며, 플로팅게이트(17)를 소자의 활성영역의 소정 부분에 선택게이트(15)와 소정 거리 이격되게 형성한다.The gate oxide film 13 is formed on the exposed portion of the semiconductor substrate 11 by thermal oxidation. After the polycrystalline silicon is deposited on the field insulating film 12 and the gate oxide film 13 by chemical vapor deposition (CVD), the semiconductor substrate 11 is exposed by photolithography. By patterning, the select gate 15 of the select transistor and the floating gate 17 of the memory transistor are formed. The select gate 15 is formed long in a direction perpendicular to the channel direction of the device, and the floating gate 17 is formed in a predetermined portion of the active region of the device so as to be spaced apart from the select gate 15 by a predetermined distance.
선택게이트(15)와 플로팅게이트(17)를 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형의 불순물을 높은 도우즈로 이온 주입하여 제 1, 제 2 및 제 3 불순물영역(19)(21)(23)을 형성한다. 상기에서 제 1 불순물영역(19)은 선택게이트(15)의 일측에 형성되어 선택 트랜지스터의 소오스영역으로, 제 3 불순물영역(23)은 플로팅게이트(17)의 타측에 형성되어 메모리 트랜지스터의 드레인영역으로 사용된다. 또한, 제 2 불순물영역(21)은 선택게이트(15)와 플로팅게이트(17)의 사이에 형성되어 선택 트랜지스터의 드레인영역과 메모리 트랜지스터의 소오스영역으로 사용되는 공통영역이다.The first, second and third impurity regions 19 are implanted with high doses of N-type impurities into the exposed portions of the semiconductor substrate 11 using the selection gate 15 and the floating gate 17 as masks. To form (21) (23). In this case, the first impurity region 19 is formed on one side of the selection gate 15 to form a source region of the selection transistor, and the third impurity region 23 is formed on the other side of the floating gate 17 to form a drain region of the memory transistor. Used as The second impurity region 21 is a common region formed between the selection gate 15 and the floating gate 17 and used as a drain region of the selection transistor and a source region of the memory transistor.
도 1b를 참조하면, 반도체기판(11) 상에 선택게이트(15) 및 플로팅게이트(17)를 덮도록 산화실리콘/질화실리콘/산화실리콘(Oxide/Nitride/Oxide : 이하, ONO라 칭함) 구조를 갖는 층간유전막(25)를 형성한다. 그리고, 층간유전막(25) 상에 다결정실리콘을 증착한 후 플로팅게이트(17)와 중첩되도록 채널의 길이 방향과 수직하는 폭 방향으로 길게 패터닝하여 콘트롤게이트(27)를 형성한다. 상기에서 콘트롤게이트(27)를 플로팅게이트(17)를 완전히 덮어 제 2 및 제 3 불순물영역(21)(23)과 중첩되게 형성한다.Referring to FIG. 1B, a silicon oxide / silicon nitride / silicon oxide (hereinafter referred to as ONO) structure is formed on the semiconductor substrate 11 to cover the selection gate 15 and the floating gate 17. The interlayer dielectric film 25 is formed. After depositing polysilicon on the interlayer dielectric film 25, the control gate 27 is formed by patterning the polysilicon on the interlayer dielectric film 25 in a width direction perpendicular to the length direction of the channel so as to overlap the floating gate 17. The control gate 27 is formed to completely cover the floating gate 17 so as to overlap the second and third impurity regions 21 and 23.
상술한 바와 같이 형성된 플레쉬 메모리장치는 프로그램시 선택게이트(15)와 제 1 불순물영역(19)을 접지시킨 상태에서 콘트롤게이트(27)와 제 3 불순물영역(23)에 -12V와 5V의 전압을 각각 인가한다. 이에 의해, 전자가 플로팅게이트(17)에서 제 3 불순물영역(23)으로 Fowler-Nordheim 터널링(이하, F-N 터널링이라 칭함)되어 항복 전압이 -1V로 되어 프로그램된다.The flash memory device formed as described above applies a voltage of -12 V and 5 V to the control gate 27 and the third impurity region 23 while the selection gate 15 and the first impurity region 19 are grounded during programming. Apply each. As a result, electrons are tunneled from the floating gate 17 to the third impurity region 23 by Fowler-Nordheim (hereinafter referred to as F-N tunneling), and the breakdown voltage is programmed to be -1V.
또한, 소거시 선택게이트(15)에 1.8V의 전압을 인가하고 제 1 불순물영역(19)을 접지시킨 상태에서 콘트롤게이트(27)에 15V의 고전압을 인가하고 제 3 불순물영역(23)을 접지시킨다. 이에 의해, 전자가 제 2 불순물영역(21)에서 플로팅게이트(17)로 F-N 터널링되어 축적되어 항복 전압이 3V로 되어 소거된다.In addition, when erasing, a voltage of 1.8 V is applied to the selection gate 15, and a high voltage of 15 V is applied to the control gate 27 while the first impurity region 19 is grounded, and the third impurity region 23 is grounded. Let's do it. As a result, electrons are tunneled and accumulated in the second impurity region 21 from the second impurity region 21 to the floating gate 17, and the breakdown voltage is 3V, thereby being erased.
그러나, 상술한 종래 기술에 따른 플레쉬 메모리장치의 제조방법은 콘트롤게이트가 플로팅게이트를 완전히 덮으며 제 2 및 제 3 불순물영역과 중첩되게 형성되므로 셀의 크기가 증가되어 소자의 집적도가 저하되는 문제점이 있었다. 또한, 프로그램시 전자를 F-N 터널링하므로 프로그램 속도가 느린 문제점이 있었다.However, in the above-described method of manufacturing a flash memory device, since the control gate completely covers the floating gate and overlaps with the second and third impurity regions, the size of the cell is increased and the integration of the device is reduced. there was. In addition, there is a problem that the program speed is slow because the F-N tunneling electrons during programming.
따라서, 본 발명의 목적은 프로그램 속도를 향상시킬 수 있는 플레쉬 메모리장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a flash memory device capable of improving a program speed.
본 발명의 다른 목적은 셀 크기를 감소시켜 소자의 집적도를 향상시킬 수 있는 플레쉬 메모리장치를 제공함에 있다.Another object of the present invention is to provide a flash memory device capable of reducing the cell size and improving the integration degree of the device.
상기 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리장치는 제 1 도전형의 반도체기판과, 상기 제 1 도전형의 반도체기판에 선택트랜지스터영역과 메모리트랜지스터영역을 갖는 소자의 활성영역을 한정하는 필드절연막과, 상기 반도체기판 상의 선택트랜지스터영역에 제 1 게이트산화막을 개재시켜 채널의 폭 방향으로 길게 형성된 선택게이트와, 상기 메모리트랜지스터영역에 제 2 게이트산화막을 개재시켜 형성된 플로팅게이트와, 상기 플로팅게이트 상에 층간유전막을 개재시켜 자기 정렬되게 중첩되며 상기 채널의 폭 방향으로 길게 형성된 콘트롤게이트와, 상기 선택게이트 양측에서 상기 제 1 게이트산화막과 연결되며 상기 플로팅게이트 일측에 상기 제 2 게이트산화막과 연결되지 않게 형성된 매립산화막과, 상기 반도체기판의 상기 매립산화막 하부에 형성된 제 2 도전형의 불순물영역과, 상기 반도체기판의 상기 플로팅게이트 양측에 상기 불순물영역 보다 높은 농도로 가지며 전기적으로 연결되며 형성된 고농도 불순물영역을 포함한다.A flash memory device according to the present invention for achieving the above object is a field insulating film that defines a first conductive semiconductor substrate and an active region of a device having a selection transistor region and a memory transistor region in the first conductive semiconductor substrate. A select gate formed in the width direction of the channel by interposing a first gate oxide film in the select transistor region on the semiconductor substrate; a floating gate formed by interposing a second gate oxide film in the memory transistor region; A control gate overlapping the self-aligned layer through an interlayer dielectric layer and extending in the width direction of the channel, and connected to the first gate oxide layer on both sides of the selection gate and not connected to the second gate oxide layer on one side of the floating gate; A buried oxide film and the buried semiconductor substrate And the impurity region of the second conductivity type formed on the lower hwamak, has in the floating gate on both sides of the semiconductor substrate at a higher concentration than the impurity region is electrically connected to, and including a high concentration impurity region is formed.
상기 다른 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리장치의 제조방법은 제 1 도전형 반도체기판 상의 선택트랜지스터영역에 제 1 게이트산화막을 형성하고 메모리트랜지스터영역 상에 상기 제 1 게이트산화막 보다 얇은 제 2 게이트산화막을 형성하는 공정과, 상기 제 1 및 제 2 게이트산화막 제 1 다결정실리콘층을 형성하고 상기 선택트랜지스터영역에는 소자의 채널 폭 방향으로 길게 남고 상기 메모리트랜지스터영역에는 소정 부분에만 잔류되게 패터닝하는 공정과, 상기 잔류하는 제 1 다결정실리콘층을 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 불순물영역을 형성하는 공정과, 상기 제 1 다결정실리콘층의 표면에 층간유전막를 형성하면서 상기 반도체기판 상에 상기 불순물영역을 매립시키는 매립산화막을 형성하는 공정과, 상기 층간유전막 및 매립산화막 상에 제 2 다결정실리콘층과 캡층을 순차적으로 형성하는 공정과, 상기 캡층, 제 2 다결정실리콘층 및 층간유전막을 상기 메모리트랜지스터영역에 잔류하는 상기 제 1 다결정실리콘층의 가운데 부분과 중첩되게 채널의 폭 방향으로 길게 패터닝하는 공정과, 상기 메모리트랜지스터영역에 잔류하는 상기 제 1 다결정실리콘층의 노출된 부분을 상기 반도체기판이 노출되게 패터닝하는 공정과, 상기 반도체기판의 상기 플로팅게이트 양측 노출된 부분에 상기 불순물영역 보다 높은 농도를 갖고 전기적으로 연결되는 제 2 도전형의 고농도불순물영역을 형성하는 공정을 구비한다.According to another aspect of the present invention, there is provided a method of manufacturing a flash memory device, wherein a first gate oxide layer is formed in a select transistor region on a first conductive semiconductor substrate, and a second thinner than the first gate oxide layer is formed on a memory transistor region. Forming a gate oxide film, and forming the first and second gate oxide films and the first polycrystalline silicon layer and patterning the selected transistor region to remain in the channel width direction of the device in the selected transistor region and to remain in a predetermined portion in the memory transistor region. And forming a second conductivity type impurity region on the semiconductor substrate using the remaining first polycrystalline silicon layer as a mask, and forming an interlayer dielectric film on the surface of the first polycrystalline silicon layer on the semiconductor substrate. Forming a buried oxide film filling the impurity region; Sequentially forming a second polysilicon layer and a cap layer on the interlayer dielectric film and the buried oxide film, and the cap layer, the second polysilicon layer, and the interlayer dielectric film in the middle of the first polycrystalline silicon layer remaining in the memory transistor region. Patterning the semiconductor substrate to expose the portion of the first polycrystalline silicon layer remaining in the memory transistor region, the patterning of the semiconductor substrate to be exposed; And forming a high concentration impurity region of a second conductivity type in the exposed portions on both sides of the gate and having a higher concentration than that of the impurity region.
도 1a 내지 도 1b은 종래 기술에 따른 플레쉬 메모리장치의 제조 공정도1A to 1B are manufacturing process diagrams of a flash memory device according to the prior art.
도 2는 본 발명에 따른 플레쉬 메모리장치의 단면도2 is a cross-sectional view of a flash memory device according to the present invention.
도 3a 내지 도 3f는 본 발명에 따른 플레쉬 메모리장치의 제조 공정도3A to 3F are manufacturing process diagrams of a flash memory device according to the present invention.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 플레쉬 메모리장치의 단면도이다.2 is a cross-sectional view of a flash memory device according to the present invention.
본 발명에 따른 플레쉬 메모리장치는 P형의 반도체기판(31) 상에 선택트랜지스터영역(C1)과 메모리트랜지스터영역(C2)을 갖는 소자의 활성영역을 한정하는 필드절연막(32)이 LOCOS(Local Oxidation of Silicon) 방법 또는 STI(Shallow Trench Isolation) 방법에 의해 형성된다.In the flash memory device according to the present invention, a field insulating film 32 which defines an active region of a device having a selection transistor region C1 and a memory transistor region C2 on a P-type semiconductor substrate 31 has a LOCOS (Local Oxidation). It is formed by the method of Silicon (Silicon of Silicon) or Shallow Trench Isolation (STI).
반도체기판(31) 상의 선택트랜지스터영역(C1)에 제 1 게이트산화막(33)을 개재시킨 선택게이트(49)가 채널의 길이 방향과 수직하는 폭 방향으로 길게 형성된다.The selection gate 49 having the first gate oxide film 33 interposed therebetween in the selection transistor region C1 on the semiconductor substrate 31 is formed long in the width direction perpendicular to the length direction of the channel.
반도체기판(31) 상의 메모리트랜지스터영역(C2)에만 제 2 게이트산화막(34)을 개재시킨 플로팅게이트(49)가 형성된다. 상기에서 제 2 게이트산화막(34)은 터널링산화막으로 사용되는 것으로 제 1 게이트산화막(33) 보다 얇게 형성된다. 그리고, 플로팅게이트(49)의 표면에 ONO 구조를 갖는 층간유전막(39)이 형성되고, 이 층간유전막(39) 상에 콘트롤게이트(47)가 플로팅게이트(45)와 자기 정렬되어 채널의 폭 방향으로 길게 형성된다. 상기에서 콘트롤게이트(47)가 플로팅게이트(45)와 자기 정렬되게 형성되므로 소자의 크기를 감소시킬 수 있다.The floating gate 49 having the second gate oxide film 34 interposed therebetween is formed only in the memory transistor region C2 on the semiconductor substrate 31. The second gate oxide film 34 is used as the tunneling oxide film and is thinner than the first gate oxide film 33. Then, an interlayer dielectric film 39 having an ONO structure is formed on the surface of the floating gate 49, and the control gate 47 is self-aligned with the floating gate 45 on the interlayer dielectric film 39 so that the channel width direction. It is formed long. Since the control gate 47 is formed to be self-aligned with the floating gate 45, it is possible to reduce the size of the device.
반도체기판(31)의 소정 부분에 매립산화막(41)이 형성되며, 이 매립산화막(41) 하부에 N형의 불순물이 도핑된 제 1 불순물영역(37)이 형성된다. 상기에서 제 1 불순물영역(37)은 선택게이트(49)와 중첩되게 형성되며 플로팅게이트(45)와 이격되게 형성된다. 반도체기판(31)의 플로팅게이트(45)와 제 1 불순물영역(37) 사이에 N형의 불순물이 제 1 불순물영역(37) 보다 높게 도핑된 제 3 불순물영역(57)이 전기적으로 연결되게 형성된다.A buried oxide film 41 is formed in a predetermined portion of the semiconductor substrate 31, and a first impurity region 37 doped with N-type impurities is formed under the buried oxide film 41. The first impurity region 37 is formed to overlap the selection gate 49 and is spaced apart from the floating gate 45. The third impurity region 57 doped with N-type impurities higher than the first impurity region 37 is electrically connected between the floating gate 45 and the first impurity region 37 of the semiconductor substrate 31. do.
상기에서 플로팅게이트(45)의 일측에 형성된 제 1 및 제 3 불순물영역(37)(57)은 메모리트랜지스터의 소오스영역(59)이 된다. 선택게이트(49)의 타측에 형성된 제 1 불순물영역(37)은 선택트랜지스터의 드레인영역(65)이 된다. 또한, 플로팅게이트(45) 및 선택게이트(49) 사이에 형성된 제 1 및 제 3 불순물영역(37)(57)은 메모리트랜지스터의 드레인영역과 선택게이트의 소오스영역으로 사용되는 공통영역(61)이 된다.The first and third impurity regions 37 and 57 formed on one side of the floating gate 45 become the source region 59 of the memory transistor. The first impurity region 37 formed on the other side of the selection gate 49 becomes the drain region 65 of the selection transistor. In addition, the first and third impurity regions 37 and 57 formed between the floating gate 45 and the selection gate 49 may include a common region 61 used as a drain region of the memory transistor and a source region of the selection gate. do.
메모리트랜지스터의 소오스영역(59)을 이루는 제 3 불순물영역(57) 하부에 N형의 불순물이 제 1 불순물영역(37) 보다 낮게 도핑된 제 2 불순물영역(53)이 제 1 및 제 3 불순물영역(37)(57)과 전기적으로 연결되게 형성된다. 상기에서 제 2 불순물영역(53)은 반도체기판(31)과 소오스영역(59)이 단계적 접합(graded junction)을 이루기 위한 저농도영역으로 사용된다.The second impurity region 53 doped with N-type impurities lower than the first impurity region 37 under the third impurity region 57 constituting the source region 59 of the memory transistor is the first and third impurity regions. It is formed to be electrically connected to (37) (57). The second impurity region 53 is used as a low concentration region for forming a graded junction between the semiconductor substrate 31 and the source region 59.
상술한 구조의 플레쉬 메모리장치는 프로그램시 선택게이트(49)에 12V의 고전압을 인가하고 메모리트랜지스터의 소오스영역(59)을 접지시킨 상태에서 콘트롤게이트(47)와 선택트랜지스터의 드레인영역(63)에 12V와 5.5V의 전압을 각각 인가한다. 이에 의해, 공통영역(61) 부근에서 열전자(hot electron)가 발생되고, 이 열전자는 콘트롤게이트(47)에 인가되는 고전압에 의해 플로팅게이트(45)에 주입되므로써 데이터가 프로그램되는 데, 이 때, 메모리트랜지스터의 항복 전압이 6V가 된다. 상기에서 프로그램시 플로팅게이트(45)로 열전자를 주입하므로 F-N 터널링에 의해 프로그램하는 것 보다 프로그램 속도가 빠르다.The flash memory device having the structure described above is applied to the control gate 47 and the drain region 63 of the selection transistor while applying a high voltage of 12V to the selection gate 49 during programming and grounding the source region 59 of the memory transistor. Apply voltages of 12V and 5.5V, respectively. As a result, hot electrons are generated in the vicinity of the common region 61, and the hot electrons are injected into the floating gate 45 by a high voltage applied to the control gate 47, whereby data is programmed. The breakdown voltage of the memory transistor is 6V. Since the hot electrons are injected into the floating gate 45 during the programming, the programming speed is faster than programming by the F-N tunneling.
또한, 소거시 선택게이트(49)를 접지시키고 메모리트랜지스터의 소오스영역(59)에 12V의 고전압을 인가한 상태에서 콘트롤게이트(47)를 접지시키고 선택트랜지스터의 드레인영역(63)를 플로팅 상태가 되도록 한다. 이에 의해, 전자가 플로팅게이트(45)에서 메모리트랜지스터의 소오스영역(59)로 F-N 터널링되어 데이터가 소거되는 데, 이 때, 메모리트랜지스터의 항복 전압은 1.5V 정도가 된다.In addition, the control gate 47 is grounded while the select gate 49 is grounded, and a high voltage of 12 V is applied to the source region 59 of the memory transistor, and the drain region 63 of the select transistor is in a floating state. do. As a result, electrons are F-N tunneled from the floating gate 45 to the source region 59 of the memory transistor to erase the data. At this time, the breakdown voltage of the memory transistor is about 1.5V.
도 3a 내지 도 3f는 본 발명에 따른 플레쉬 메모리장치의 제조공정도이다.3A to 3F are manufacturing process diagrams of a flash memory device according to the present invention.
도 3a를 참조하면, P형의 반도체기판(31) 상에 LOCOS(Local Oxidation of Silicon) 방법 또는 STI(Shallow Trench Isolation) 방법에 의해 선택트랜지스터영역(C1)과 메모리트랜지스터영역(C2)을 갖는 소자의 활성영역을 한정하는 필드절연막(32)을 형성한다.Referring to FIG. 3A, a device having a selection transistor region C1 and a memory transistor region C2 on a P-type semiconductor substrate 31 by a local oxide of silicon (LOCOS) method or a shallow trench isolation (STI) method. A field insulating film 32 is formed to define an active region of the film.
반도체기판(31) 상의 활성영역에 열산화에 의해 250∼350Å 정도 두께의 제 1 게이트산화막(33)을 형성한다. 그리고, 제 1 게이트산화막(33)을 선택트랜지스터영역(C1)에만 잔류하도록 메모리트랜지스터영역(C2)에 형성된 것을 포토리쏘그래피 방법으로 제거하여 반도체기판(31)을 노출시킨다. 반도체기판(31)의 노출된 메모리트랜지스터영역(C2) 상에 열산화에 의해 80∼150Å 정도 두께의 제 2 게이트산화막(34)을 형성한다. 이 때, 제 1 게이트산화막(34)도 산화가 진행되어 두껍게 성장된다.A first gate oxide film 33 having a thickness of about 250 to 350 Å is formed in the active region on the semiconductor substrate 31 by thermal oxidation. The semiconductor substrate 31 is exposed by removing the first gate oxide layer 33 formed in the memory transistor region C2 by the photolithography method so that the first gate oxide layer 33 remains only in the selection transistor region C1. A second gate oxide film 34 having a thickness of about 80 to 150 산화 is formed on the exposed memory transistor region C2 of the semiconductor substrate 31 by thermal oxidation. At this time, oxidation of the first gate oxide film 34 also proceeds to grow thickly.
도 3b를 참조하면, 필드절연막(32)과 제 1 및 제 2 게이트산화막(33)(34) 상에 CVD 방법으로 불순물이 도핑된 제 1 다결정실리콘층(35)을 1500∼3000Å 정도 두께로 형성한다. 제 1 다결정실리콘층(35)을 포토리쏘그래피 방법으로 반도체기판(11)이 노출되도록 포토리쏘그래피 방법으로 패터닝한다. 이 때, 제 1 다결정실리콘층(35)은 선택트랜지스터영역(C1)에 소자의 채널 방향과 수직하는 폭 방향으로 길게 잔류되고 메모리트랜지스터영역(C2)에 소정 부분에 잔류되어 서로 이격되게 패터닝된다.Referring to FIG. 3B, the first polycrystalline silicon layer 35 doped with impurities by the CVD method is formed on the field insulating film 32 and the first and second gate oxide films 33 and 34 to a thickness of about 1500 to 3000 microns. do. The first polysilicon layer 35 is patterned by a photolithography method so that the semiconductor substrate 11 is exposed by the photolithography method. In this case, the first polysilicon layer 35 is long in the width direction perpendicular to the channel direction of the device in the selection transistor region C1 and remains in a predetermined portion in the memory transistor region C2 so as to be spaced apart from each other.
그리고, 잔류하는 제 1 다결정실리콘층(35)을 마스크로 사용하여 반도체기판(31)에 아세닉(As) 등의 N형의 불순물을 1×1015∼5×1015/㎠의 도우즈와 30∼80KeV의 에너지로 이온 주입하여 제 1 불순물영역(37)을 형성한다.Then, using the remaining first polysilicon layer 35 as a mask, N-type impurities such as acenic (As) and the like are applied to the semiconductor substrate 31 with doses of 1 × 10 15 to 5 × 10 15 / cm 2. The first impurity region 37 is formed by ion implantation with energy of ˜80 KeV.
도 3c를 참조하면, 제 1 다결정실리콘층(35)의 표면에 ONO 구조를 갖는 층간유전막(39)를 형성한다. 상기에서 층간유전막(39)을 이루는 하부산화막(도시되지 않음)은 열산화에 의해 100∼200Å 정도 두께로 형성하는 데, 반도체기판(31)의 노출된 부분에도 산화되어 제 1 불순물영역(37)을 매립시키는 매립산화막(41)이 형성된다. 이 때, 반도체기판(31)의 노출된 표면은 제 1 불순물영역(37)을 형성하기 위한 이온 주입시 손상되므로 산화 속도가 빠르므로 매립산화막(41)은 1000∼1200Å 정도 두께로 형성된다.Referring to FIG. 3C, an interlayer dielectric film 39 having an ONO structure is formed on the surface of the first polycrystalline silicon layer 35. The lower oxide film (not shown) constituting the interlayer dielectric film 39 is formed to have a thickness of about 100 to 200 Å by thermal oxidation, and is also oxidized in the exposed portion of the semiconductor substrate 31 to form the first impurity region 37. A buried oxide film 41 is formed to fill the gap. At this time, the exposed surface of the semiconductor substrate 31 is damaged during ion implantation to form the first impurity region 37, so the oxidation rate is high, so the buried oxide film 41 is formed to a thickness of about 1000 to 1200 kPa.
필드산화막(32)과 층간유전막(39) 및 매립산화막(41) 상에 CVD 방법으로 불순물이 도핑된 제 2 다결정실리콘층(43)을 1500∼3000Å 정도 두께로 형성하고, 이 제 2 다결정실리콘층(43) 상에 산화실리콘을 CVD 방법으로 1500∼3000Å 정도 두께로 증착하여 캡층(44)을 형성한다.On the field oxide film 32, the interlayer dielectric film 39, and the buried oxide film 41, a second polysilicon layer 43 doped with impurities by a CVD method is formed to a thickness of about 1500 to 3000 GPa, and the second polysilicon layer is formed. Silicon oxide is deposited on the 43 to a thickness of about 1500 to 3000 mm 3 by a CVD method to form a cap layer 44.
도 3d를 참조하면, 캡층(44) 상에 포토레지스트(도시되지 않음)을 도포한 후 노광 및 현상에 의해 메모리트랜지스터영역(C2)에 잔류하는 제 1 다결정실리콘층(35)의 가운데 부분과 중첩되게 채널의 길이 방향과 수직하는 폭 방향으로 길게 패터닝한다.Referring to FIG. 3D, a photoresist (not shown) is applied on the cap layer 44, and then overlaps with the center portion of the first polysilicon layer 35 remaining in the memory transistor region C2 by exposure and development. The long patterning is performed in the width direction perpendicular to the length direction of the channel.
포토레지스트를 식각마스크로 사용하여 캡층(44), 제 2 다결정실리콘층(43) 및 층간유전막(39)을 이방성 식각하여 제 1 다결정실리콘층(35)을 노출시키고 포토레지스트를 제거한다.Using the photoresist as an etching mask, the cap layer 44, the second polysilicon layer 43, and the interlayer dielectric film 39 are anisotropically etched to expose the first polysilicon layer 35 and remove the photoresist.
상술한 구조의 전 표면에 포토레지스트(46)를 도포하고 패터닝하여 선택트랜지스터영역(C1)에만 잔류하도록 한다. 그러므로, 선택트랜지스터영역(C1)에 잔류하는 제 1 다결정실리콘층(35)은 포토레지스트(46)에 의해 덮혀지게 된다.The photoresist 46 is applied and patterned on the entire surface of the above-described structure so as to remain only in the selection transistor region C1. Therefore, the first polysilicon layer 35 remaining in the selection transistor region C1 is covered by the photoresist 46.
도 3e를 참조하면, 캡층(44)과 포토레지스트(46)를 마스크로 사용하여 메모리트랜지스터영역(C2)의 제 1 다결정실리콘층(35)의 노출된 부분을 이방성 식각하여 제거한다. 이 때, 제 1 다결정실리콘(35)과 제 2 다결정실리콘층(43)은 자기 정렬되게 형성되는 데, 잔류하는 제 1 다결정실리콘(35)은 플로팅게이트(45)가 되며, 제 2 다결정실리콘층(43)은 콘트롤게이트(47)가 된다. 또한, 선택트랜지스터영역(C1)에 잔류하는 제 1 다결정실리콘층(35)은 선택게이트(49)가 된다. 상기에서 콘트롤게이트(47)가 채널의 길이 방향으로 플로팅게이트(45)와 자기 정렬되게 형성되므로 소자의 크기를 감소시킬 수 있다.Referring to FIG. 3E, the exposed portion of the first polysilicon layer 35 of the memory transistor region C2 is removed by anisotropic etching using the cap layer 44 and the photoresist 46 as a mask. At this time, the first polycrystalline silicon 35 and the second polycrystalline silicon layer 43 are formed to be self-aligned, and the remaining first polycrystalline silicon 35 becomes the floating gate 45, and the second polycrystalline silicon layer Reference numeral 43 is a control gate 47. In addition, the first polysilicon layer 35 remaining in the selection transistor region C1 becomes the selection gate 49. The control gate 47 is formed to be self-aligned with the floating gate 45 in the longitudinal direction of the channel can reduce the size of the device.
캡층(44) 및 포토레지스트(46)를 제거한다.The cap layer 44 and the photoresist 46 are removed.
그리고, 상술한 구조의 전 표면에 다시 포토레지스트(51)을 도포한 후 콘트롤게이트(47)의 일측의 반도체기판(31)이 노출되도록 패터닝한다. 포토레지스트(51) 및 콘트롤게이트(47)를 마스크로하여 반도체기판(31)의 노출된 부분에 인(P) 등의 N형 불순물을 1×1014∼1×1015/㎠의 도우즈와 50∼100KeV의 에너지로 이온 주입하여 제 2 불순물영역(53)을 형성한다. 상기에서 제 2 불순물영역(53)은 단계적 접합(graded junction)을 이루기 위한 저농도영역으로 사용된다.Then, the photoresist 51 is applied to the entire surface of the above-described structure and patterned so that the semiconductor substrate 31 on one side of the control gate 47 is exposed. Using the photoresist 51 and the control gate 47 as a mask, an N-type impurity such as phosphorus (P) is applied to the exposed portion of the semiconductor substrate 31 with a dose of 1 × 10 14 to 1 × 10 15 / cm 2. The second impurity region 53 is formed by ion implantation with energy of ˜100 KeV. The second impurity region 53 is used as a low concentration region for forming a graded junction.
도 3f를 참조하면, 포토레지스트(51)를 제거한다.Referring to FIG. 3F, the photoresist 51 is removed.
그리고, 상술한 구조의 전 표면에 다시 포토레지스트(55)을 도포한 후 선택게이트(49)의 타측측을 제외한 부분의 반도체기판(31)이 노출되도록 패터닝한다. 포토레지스트(51)와 콘트롤게이트(47) 및 선택게이트(49)를 마스크로하여 플로팅게이트(45) 양측의 반도체기판(31)의 노출된 부분에 아세닉(As) 등의 N형 불순물을 1×1015∼1×1016/㎠의 도우즈와 30∼70KeV의 에너지로 이온 주입하여 제 3 불순물영역(57)을 형성한다.Then, the photoresist 55 is applied to the entire surface of the above-described structure, and then patterned so that the semiconductor substrate 31 in the portion except the other side of the selection gate 49 is exposed. By using the photoresist 51, the control gate 47, and the selection gate 49 as a mask, N-type impurities such as acenic (As) and the like are deposited on exposed portions of the semiconductor substrate 31 on both sides of the floating gate 45. A third impurity region 57 is formed by ion implantation with a dose of 10 × 10 15 to 1 × 10 16 / cm 2 and energy of 30 to 70 KeV.
상기에서 제 3 불순물영역(57)은 제 1 불순물영역(37)과 전기적으로 연결되게 형성되는 것으로 플로팅게이트(45)의 일측에 형성된 제 1 및 제 3 불순물영역(37)(57)은 메모리트랜지스터의 소오스영역(59)이 된다. 또한, 선택게이트(49)의 타측에 형성된 제 1 불순물영역(37)은 선택트랜지스터의 드레인영역(65)이 된다. 상기에서 플로팅게이트(45) 및 선택게이트(49) 사이에 형성된 제 1 및 제 3 불순물영역(37)(57)은 메모리트랜지스터의 드레인영역과 선택게이트의 소오스영역으로 사용되는 공통영역(61)이 된다.The third impurity region 57 is formed to be electrically connected to the first impurity region 37. The first and third impurity regions 37 and 57 formed on one side of the floating gate 45 may be memory transistors. Becomes the source region 59 of. In addition, the first impurity region 37 formed on the other side of the selection gate 49 becomes the drain region 65 of the selection transistor. In the above description, the first and third impurity regions 37 and 57 formed between the floating gate 45 and the selection gate 49 include a common region 61 used as a drain region of the memory transistor and a source region of the selection gate. do.
이 후에 포토레지스트(55)를 제거한다.After this, the photoresist 55 is removed.
따라서, 본 발명은 메모리트랜지스터의 드레인 부근에서 발생되는 열전자를 플로팅게이트로 주입하여 프로그램하므로 프로그램 속도가 증가되는 잇점이 있다. 또한, 플로팅게이트와 콘트롤게이트를 자기 정렬되게 형성하므로 셀 크기를 감소시켜 소자의 집적도를 향상시킬 수 있는 잇점이 있다.Therefore, the present invention has the advantage that the program speed is increased because the hot electrons generated near the drain of the memory transistor are injected into the floating gate for programming. In addition, since the floating gate and the control gate are formed to be self-aligned, there is an advantage in that the integration of the device can be improved by reducing the cell size.
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| KR100669347B1 (en) * | 2005-11-17 | 2007-01-16 | 삼성전자주식회사 | Semiconductor devices and methods for forming the same |
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| CN106611796A (en) * | 2015-10-22 | 2017-05-03 | 中芯国际集成电路制造(北京)有限公司 | A P-type MOS flash memory memory cell, a memory and a manufacturing method thereof |
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