KR20000038963A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, 다양한 동작전압을 갖는 트랜지스터들의 항복전압을 다양하게 갖도록 제어하므로서 고전압 특성이 요구되는 특정영역에 대한 웰농도를 낮추어 항복전압을 향상시키도록한 고전압 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, a high voltage transistor for controlling breakdown voltages of transistors having various operating voltages to improve breakdown voltages by lowering well concentrations in specific regions requiring high voltage characteristics. It relates to a manufacturing method.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트산화막으로 주입시키는 핫-캐리어 효과(hot-carrier effect)를 일으킨다. 상기 게이트산화막에 주입된 캐리어는 반도체기판과 게이트산화막의 계면에 준위를 생성시켜 문턱전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시키기 위해 채널영역에 이온주입 등의 방법으로 불순물을 매몰시켜 문턱전압을 조절하거나 LDD(Lightly Doped Drain) 등과 같이 드레인 구조를 변화시킨 구조를 사용하여야 한다. 종래 기술에 의한 반도체소자중 모스 제품들은 소자의 채널영역의 문턱전압을 조절하기 위한 이온주입공정이 필수적이다.As the semiconductor device is highly integrated, each cell becomes finer and the internal electric field strength is increased. This increase in electric field strength causes a hot-carrier effect in which the carrier of the channel region is accelerated and injected into the gate oxide layer in the depletion layer near the drain during operation of the device. The carrier injected into the gate oxide film creates a level at an interface between the semiconductor substrate and the gate oxide film, thereby changing the threshold voltage (V TH ) or lowering the mutual conductance, thereby degrading device characteristics. Therefore, in order to reduce the deterioration of device characteristics due to the hot-carrier effect, an impurity is buried in the channel region by a method such as ion implantation to adjust the threshold voltage or change the drain structure such as LDD (Lightly Doped Drain). shall. Morse products of the semiconductor device according to the prior art require an ion implantation process to adjust the threshold voltage of the channel region of the device.
일반적으로 고전압 제품의 경우에 제품의 입출력회로는 고전압소자로 하고 내부의 논리회로는 저전압소자로 하게 된다. 대부분의 경우 고전압과 저전압소자는 중요한 자체소자의 특성으로서 항복전압(breakdown voltage)과 소자의 문턱전압(threshold voltage)을 설정하여야 한다. 문턱전압을 조절하기 위한 이온주입을 각각의 소자가 형성될 부위에 별도로 실시하여야 하므로 독립적인 포토 마스크가 반드시 필요하게 된다. 일반적인 회로의 경우 소자는 CMOS 구조로 되어 있으므로 n 채널과 p 채널이 필요로 하게 되고 각각의 문턱전압을 위해서는 총 네개의 사진공정과 포토 마스크가 필요로 하게 된다.In general, in the case of a high voltage product, the input / output circuit of the product is a high voltage device and the internal logic circuit is a low voltage device. In most cases, high voltage and low voltage devices must set breakdown voltage and threshold voltage of the device as important characteristics of their own devices. Since ion implantation for adjusting the threshold voltage must be performed separately at the site where each device is to be formed, an independent photo mask is necessary. In the general circuit, since the device has a CMOS structure, n-channel and p-channel are required, and a total of four photo processes and a photo mask are required for each threshold voltage.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조방법 공정단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 1a를 참조하면, 반도체기판(10)인 p형 실리콘기판(10)의 소정부위를 노출시키는 이온주입마스크를 기판(10)위에 형성한 다음 n형 불순물 이온주입을 실시하여 n형 이온매몰층을 형성한다.Referring to FIG. 1A, an ion implantation mask is formed on the substrate 10 to expose a predetermined portion of the p-type silicon substrate 10, which is the semiconductor substrate 10, and then n-type impurity ion implantation is performed to perform n-type implantation layers. To form.
이온주입마스크를 제거하고 기판(10)에 다시 p형 웰 형성지역이 정의된 마스크를 이용한 이온주입을 실시하여 p형 이온매몰층을 형성한다.The ion implantation mask is removed and ion implantation is performed on the substrate 10 again using a mask in which a p-type well formation region is defined, thereby forming a p-type ion buried layer.
그리고, 고전압 트랜지스터가 형성될 지역을 정의하는 이온주입마스크를 이용하는 이온주입을 실시하여 기판(10)의 소정 부위에 기존 p웰 보다 저농도의 p-형 이온매몰층을 형성한다.Then, ion implantation using an ion implantation mask defining a region where the high voltage transistor is to be formed is performed to form a p-type ion buried layer having a lower concentration than a conventional p well in a predetermined portion of the substrate 10.
그다음 반도체기판(10) 표면의 소정 부분에 LOCOS(Local Oxidation of Silicon) 등의 통상적인 선택산화방법에 의해 필드산화막(11)을 형성하여 소자의 활성영역 및 필드영역을 한정하며, 또한 각 이온매몰층의 불순물 이온을 충분히 확산시켜 n웰(12,14), p웰(13) 그리고 고전압 트랜지스터가 형성될 p-웰(15)을 형성한다. 이때, 각각의 웰(12,13,14,15)들은 필드산화막(11)에 의하여 서로 격리되게 된다.Then, the field oxide film 11 is formed on a predetermined portion of the surface of the semiconductor substrate 10 by a conventional selective oxidation method such as LOCOS (Local Oxidation of Silicon) to define the active region and the field region of the device. The impurity ions in the layer are sufficiently diffused to form the n wells 12 and 14, the p wells 13 and the p-wells 15 in which the high voltage transistors are to be formed. In this case, each of the wells 12, 13, 14, and 15 is separated from each other by the field oxide layer 11.
도 1b를 참조하면, 노출된 기판(10)의 표면을 열산화시켜 p-웰(15)에 형성될 고전압 트랜지스터용 게이트절연막(16)으로 제 1 게이트산화막(16)을 형성한다.Referring to FIG. 1B, the surface of the exposed substrate 10 is thermally oxidized to form the first gate oxide layer 16 as the gate insulating layer 16 for the high voltage transistor to be formed in the p-well 15.
제 1 게이트산화막(16)을 포함하는 기판(10)의 전면에 도핑된 폴리실리콘층을 CVD(Chemical Vapor Deposition, 이하 CVD라 칭함)법으로 증착하여 형성한 다음 포토리쏘그래피로 폴리실리콘층을 패터닝하여 고전압 트랜지스터용 제 1 게이트(17)를 형성한다.A doped polysilicon layer is formed on the entire surface of the substrate 10 including the first gate oxide layer 16 by chemical vapor deposition (CVD). Then, the polysilicon layer is patterned by photolithography. Thus, the first gate 17 for the high voltage transistor is formed.
도 1c를 참조하면, 제 1 게이트(17) 하부에만 제 1 게이트산화막(16)을 잔류시킨 다음 다시 노출된 기판(10)의 표면에 열산화 등의 방법으로 산화막(18)을 형성하여 제 2 게이트산화막(18)을 형성한 다음, 제 1 게이트(17)를 포함하는 p+웰(15) 부위를 덮는 보호막(도시안함)을 형성한다.Referring to FIG. 1C, the first gate oxide layer 16 is left only below the first gate 17, and then the oxide layer 18 is formed on the surface of the exposed substrate 10 by thermal oxidation. After the gate oxide layer 18 is formed, a passivation layer (not shown) covering the portion of the p + well 15 including the first gate 17 is formed.
그리고, 기판(10)의 전면에 도핑된 폴리실리콘을 증착한 다음 포토리쏘그래피로 폴리실리콘층의 소정 부위를 제거하여 일반 트랜지스터의 제 2 게이트(19), 제 3 게이트(20), 제 4 게이트(21)를 형성한다.In addition, the doped polysilicon is deposited on the entire surface of the substrate 10, and then a predetermined portion of the polysilicon layer is removed by photolithography to remove the second gate 19, the third gate 20, and the fourth gate of the general transistor. 21 is formed.
그리고 보호막을 제거한다.Then remove the protective film.
도 1d를 참조하면, 적절한 이온주입 마스크층을 사용한 이온주입을 기판에 실시하여 n웰(12,14)에 p형 제 1 저농도 불순물 확산영역(22), p웰(13)에 n형 제 2 저농도 불순물 확산영역(23), p-웰(15)에 n형 제 3 저농도 불순물 확산영역(24) 을 각각 형성한다.Referring to FIG. 1D, ion implantation using an appropriate ion implantation mask layer is applied to the substrate to form the p-type first low concentration impurity diffusion region 22 in the n wells 12 and 14 and the n-type second in the p well 13. The n-type third low concentration impurity diffusion region 24 is formed in the low concentration impurity diffusion region 23 and the p-well 15, respectively.
그리고, 제 1 내지 제 4 게이트(17,19,20,21)를 포함하는 기판의 전면에 절연막으로 산화막을 증착한 다음 에치백하여 제 1 내지 제 4 게이트(17,19,20,21)의 측면에 측벽스페이서(100)를 형성한다.In addition, an oxide film is deposited on the entire surface of the substrate including the first to fourth gates 17, 19, 20, and 21, and then etched back to form the first and fourth gates 17, 19, 20, and 21. The side wall spacer 100 is formed on the side surface.
그다음, 다시 적절한 이온주입 마스크층을 사용한 이온주입을 기판에 실시하여 n웰(12,14)에 p형 제 1 고농도 불순물 확산영역(25), p웰(13)에 n형 제 2 고농도 불순물 확산영역(26), p-웰(15)에 n형 제 3 고농도 불순물 확산영역(27)을 각각 형성한다.Then, ion implantation using an appropriate ion implantation mask layer is again applied to the substrate to diffuse the p-type first high concentration impurity diffusion region 25 in the n wells 12 and 14 and the n-type second high concentration impurity diffusion in the p well 13. An n-type third high concentration impurity diffusion region 27 is formed in the region 26 and the p-well 15, respectively.
도 2는 종래 기술에 따라 제조된 NMOS 트랜지스터의 농도 프로파일을 도시한 그래프이다. 이때, 수평 좌표축인 Xj는 기판 표면으로 부터의 깊이를 나타내며, 수직 좌표축인 Cs는 기판에 확산되어 있는 불순물 이온의 농도를 나타낸다.2 is a graph illustrating a concentration profile of an NMOS transistor manufactured according to the prior art. At this time, the horizontal coordinate axis Xj represents the depth from the substrate surface, and the vertical coordinate axis Cs represents the concentration of impurity ions diffused in the substrate.
도 2를 참조하면, 기판 표면인 0으로 부터 a사이에 대응하는 곡선은 고농도로 도핑된 불순물 확산영역에서의 불순물 이온 농도를 나타내며, a-b 사이에 대응하는 곡선은 저농도로 도핑된 불순물 확산영역의 농도를 나타내고, b-c 사이의 곡선은 문턱전압 조절용 불순물 이온농도를 나타내며, c-d 사이에 대응하는 곡선은 p웰의 도핑농도를 나타내고, d이상에서는 p형 실리콘기판의 도핑 농도를 나타낸다.Referring to FIG. 2, a curve corresponding to a surface of a substrate from 0 to a represents an impurity ion concentration in a heavily doped impurity diffusion region, and a curve corresponding to ab represents a concentration of a lightly doped impurity diffusion region. The curve between bc represents the impurity ion concentration for adjusting the threshold voltage, the curve corresponding to cd represents the doping concentration of the p well, and the d and above represents the doping concentration of the p-type silicon substrate.
이러한 농도 프로파일을 관찰하면, 트랜지스터의 항복전압(breakdown voltage)은 p웰 영역(c-d)과 문턱전압조절 영역(b-c) 사이의 농도에 따라 저농도 불순물 확산영역(a-b)의 Xj 및 Cs의 값에 따라 결정된다.Observing this concentration profile, the breakdown voltage of the transistor depends on the values of Xj and Cs of the low concentration impurity diffusion region ab depending on the concentration between the p well region cd and the threshold voltage regulation region bc. Is determined.
따라서, 저농도 불순물 확산영역에서 p웰 영역의 농도 차이에서 저농도 불순물 확산영역의 Xj 값이 커질 수록 항복전압은 증가하게 된다. 그래서, 종래 기술에서는 종래 p웰 보다 농도가 낮은 고전압 트랜지스터용 p웰을 사용하여 웰의 농도를 낮추므로 저농도 불순물 확산영역의 Xj 및 Cs 값을 증가시켜 항복전압이 커진 고전압 트랜지스터를 제조한다.Therefore, the breakdown voltage increases as the Xj value of the low concentration impurity diffusion region increases in the concentration difference of the p well region in the low concentration impurity diffusion region. Therefore, in the prior art, since the well concentration is reduced by using a p well for a high voltage transistor having a lower concentration than the conventional p well, a high voltage transistor having a higher breakdown voltage is manufactured by increasing the Xj and Cs values of the low concentration impurity diffusion region.
그러나, 상술한 바와 같이 종래 기술에서는 저농도 불순물 확산영역의 농도 프로필을 별도의 웰을 형성하여 제어하므로서 고전압 트랜지스터를 제조하며, 또한 일반 트랜지스터와 고전압 트랜지스터의 게이트를 별도의 공정에서 각각 형성하므로 공정 스텝이 매우 복잡하고 소자의 신뢰성이 불안한 문제점이 있다.However, as described above, in the prior art, a high voltage transistor is manufactured by controlling the concentration profile of the low concentration impurity diffusion region by forming a separate well, and the gates of the general transistor and the high voltage transistor are formed in separate processes, so that the process step is performed. There is a problem that is very complicated and the reliability of the device is unstable.
따라서, 본 발명의 목적은 다양한 동작전압을 갖는 트랜지스터들의 항복전압을 다양하게 갖도록 제어하므로서 고전압 특성이 요구되는 특정영역에 대한 웰농도를 낮추어 항복전압을 향상시키도록한 고전압 트랜지스터 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a high voltage transistor manufacturing method for improving breakdown voltage by lowering well concentration in a specific region requiring high voltage characteristics by controlling breakdown voltages of transistors having various operating voltages. .
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 복수개의 필드영역과 복수개의 활성영역이 필드절연막으로 격리된 반도체 기판에 복수개의 활성영역을 포함하는 제 1 도전형 웰을 형성하는 단계와, 제 1 도전형 웰에 포함된 복수개의 활성영역중 소정의 활성영역에 제 2 도전형 웰을 형성하는 단계와, 제 1 도전형 웰의 복수개의 활성영역에 복수개의 모스트랜지스터를 형성하는 단계를 포함하여 이루어진다.A method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of forming a first conductivity type well comprising a plurality of active regions on a semiconductor substrate in which a plurality of field regions and a plurality of active regions are separated by a field insulating film; And forming a second conductivity type well in a predetermined active region among the plurality of active regions included in the first conductivity type well, and forming a plurality of MOS transistors in the plurality of active regions of the first conductivity type well. It is made, including.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조방법 공정단면도1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 2는 종래 기술에 따라 제조된 NMOS 트랜지스터의 농도 프로파일을 도시한 그래프2 is a graph showing the concentration profile of an NMOS transistor manufactured according to the prior art.
도 3a 내지 도 3c는 본 발명에 따른 반도체장치의 제조방법 공정단면도3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 4는 본 발명에 따라 제조된 고전압 NMOS 트랜지스터의 농도 프로파일을 도시한 그래프4 is a graph illustrating the concentration profile of a high voltage NMOS transistor fabricated in accordance with the present invention.
본 발명에서는 고전압이 요구되는 트랜지스터를 제조하기 위하여 저농도 불순물 확산영역을 확대하는 방법으로 고전압 특성이 요구되는 트랜지스터가 형성될 영역의 웰 농도를 스킨 이온주입(skin ion implantation)법으로 감소시키므로서 웰 영역의 표면을 인버젼(inversion)시켜 소자의 항복전압을 높여준다.In the present invention, the well concentration of a region where a transistor requiring high voltage characteristics is to be formed by a method of expanding a low concentration impurity diffusion region in order to manufacture a transistor requiring a high voltage is reduced by skin ion implantation. Inversion of the surface of the device increases the breakdown voltage of the device.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3c는 본 발명에 따른 반도체장치의 제조방법 공정단면도이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 3a를 참조하면, 반도체기판(30)인 실리콘기판(30)에 능동소자의 구현을 위한 p웰영역(31)을 이온주입 및 확산공정으로 형성한 후, p웰(31)을 포함하는 기판(30)의 표면에 버퍼산화막(32)을 얇게 형성한다. 그리고, 버퍼산화막(32)위에 식각마스크용 질화막(33)을 증착하여 형성한다.Referring to FIG. 3A, a p well region 31 is formed on a silicon substrate 30, which is a semiconductor substrate 30, by an ion implantation and diffusion process, and then includes a p well 31. A thin buffer oxide film 32 is formed on the surface of 30. The nitride mask 33 for the etching mask is deposited on the buffer oxide film 32.
질화막(33) 위에 포토레지스트를 도포한 다음 고전압이 요구되는 트랜지스터가 형성될 부위를 정의하는 마스크를 이용한 노광 및 현상을 포토레지스트에 실시하여 포토레지스트패턴(34)을 형성한다.A photoresist pattern 34 is formed by applying photoresist on the nitride film 33 and then performing exposure and development using a mask defining a portion where a transistor requiring high voltage is to be formed.
포토레지스트패턴(34)을 식각마스크로 이용하여 이로 부터 보호되지 아니하는 부위의 질화막(33)을 제거한다.The photoresist pattern 34 is used as an etching mask to remove the nitride film 33 in a portion not protected from the photoresist pattern 34.
그리고 노출된 버퍼산화막(32)에 대하여 스킨 이온주입을 실시하여 스킨 이온매몰층(35)을 형성한다. 이때, 사용되는 불순물 이온은 As나 P 이온을 사용하며, 이러한 불순물 이온은 이후 공정에서 확산되어 p웰의 표면을 인버젼시키게 된다.Skin ion implantation is performed on the exposed buffer oxide film 32 to form a skin ion buried layer 35. In this case, as the impurity ions used are As or P ions, such impurity ions are diffused in a subsequent process to invert the surface of the p well.
도 3b를 참조하면, 기판(30)의 표면에 잔류한 포토레지스트패턴, 질화막, 버퍼산화막을 제거한다.Referring to FIG. 3B, the photoresist pattern, nitride film, and buffer oxide film remaining on the surface of the substrate 30 are removed.
그리고, 기판(30)표면의 소정 부분에 LOCOS(Local Oxidation of Silicon) 등의 통상적인 선택산화방법에 의해 필드산화막(37)을 형성하여 형성될 소자들의 활성영역 및 필드영역을 한정한다. 이때 웰영역은 모스소자의 종류에 따라 P형기판인 경우 N형 웰이되고 N형 기판인 경우 P형웰이 된다. 이때, 필드산화막 형성공정이 열공정을 수반하므로 스킨이온 매몰층의 이온들이 확산되어 인버젼층(36)을 형성하게 된다.Then, the field oxide film 37 is formed on a predetermined portion of the surface of the substrate 30 by a conventional selective oxidation method such as LOCOS (Local Oxidation of Silicon) to limit the active and field regions of the elements to be formed. In this case, the well region may be an N type well in the case of a P type substrate and a P type well in the case of an N type substrate according to the type of MOS device. At this time, since the field oxide film forming process involves a thermal process, ions of the skin ion buried layer are diffused to form the inversion layer 36.
따라서, 기판(30)의 p웰(31)은 필드산화막(37)에 의하여 주변과 격리되고, p웰(31) 자신도 또 다른 필드산화막에 의하여 일반 트랜지스터 형성영역과 고전압 트랜지스터 형성영역으로 구분된다. 또한, 고전압 트랜지스터 형성영역의 기판 표면으로 부터 소정 깊이까지 인버젼층(36)이 형성된다.Accordingly, the p well 31 of the substrate 30 is isolated from the surroundings by the field oxide film 37, and the p well 31 itself is divided into a general transistor formation region and a high voltage transistor formation region by another field oxide film. . Further, the inversion layer 36 is formed from the substrate surface of the high voltage transistor formation region to a predetermined depth.
그리고, 일반 트랜지스터 형성영역 기판의 표면에 제 1 게이트산화막(38)을 형성하고 고전압 트랜지스터 형성영역에 제 2 게이트산화막(39)을 형성한다. 일반적으로, 제 1 게이트산화막(38)과 제 2 게이트산화막(39)의 두께는 서로 상이하므로 다음과 같은 공정으로 각각 형성한다.The first gate oxide film 38 is formed on the surface of the general transistor formation region substrate, and the second gate oxide film 39 is formed on the high voltage transistor formation region. In general, since the thicknesses of the first gate oxide film 38 and the second gate oxide film 39 are different from each other, they are formed in the following process.
즉, 기판의 노출된 표면을 열산화시켜 일차로 게이트산화막을 형성한 다음, 상대적으로 얇게 형성될 영역의 게이트산화막을 보호막으로 덮은 후, 다시 열산화공정을 노출된 게이트산화막 부위에 실시하여 두꺼운 게이트산화막을 형성한다.That is, the gate oxide film is first formed by thermally oxidizing the exposed surface of the substrate, and then the gate oxide film of a relatively thin region is covered with a protective film, and then the thermal oxidation process is performed on the exposed gate oxide film portion to form a thick gate. An oxide film is formed.
그다음, 필드산화막(37) 및 제 1 게이트산화막(38)과 제 2 게이트산화막(39) 표면을 포함하는 기판(30) 위에 게이트를 형성하기 위한 도전층으로 불순물이 도핑된 폴리실리콘층을 CVD법으로 증착하여 형성한다.Next, a CVD method is performed on the polysilicon layer doped with impurities as a conductive layer for forming a gate on the substrate 30 including the surface oxide film 37, the first gate oxide film 38, and the second gate oxide film 39. It is formed by vapor deposition.
그리고, 폴리실리콘층과 제 1 게이트산화막(38)과 제 2 게이트산화막(39)을 포토리쏘그래피로 차례로 건식식각하여 제 1 게이트(40)와 제 2 게이트(41)를 패터닝한다.The first gate 40 and the second gate 41 are patterned by dry etching the polysilicon layer, the first gate oxide film 38, and the second gate oxide film 39 by photolithography.
도 3c를 참조하면, 이온주입 마스크층으로 제 1 게이트(40)와 제 2 게이트(41)을 사용한 이온주입을 기판에 실시하여 p웰(31)의 일반 트랜지스터 형성영역에 n형 제 1 저농도 불순물 확산영역(42), p웰(31)의 인버젼층(36) 형성영역에 n형 제 2 저농도 불순물 확산영역(43)을 각각 형성한다.Referring to FIG. 3C, an ion implantation using the first gate 40 and the second gate 41 as the ion implantation mask layer is performed on the substrate to form the n-type first low concentration impurity in the general transistor formation region of the p well 31. The n-type second low concentration impurity diffusion region 43 is formed in the diffusion region 42 and the inversion layer 36 forming region of the p well 31, respectively.
그리고, 제 1, 제 2 게이트(40,41)를 포함하는 기판(30)의 전면에 절연막으로 산화막을 증착한 다음 에치백하여 제 1, 제 2 게이트(40,41) 및 제 1, 제 2 게이트산화막(38,39)의 측면에 측벽스페이서(44)를 형성한다.Then, an oxide film is deposited on the entire surface of the substrate 30 including the first and second gates 40 and 41 with an insulating film and then etched back to form the first and second gates 40 and 41 and the first and second gates. Sidewall spacers 44 are formed on the side surfaces of the gate oxide films 38 and 39.
그다음, 다시 측벽스페이서(44)와 제 1, 제 2 게이트(40,41)를 이온주입 마스크층을 사용한 이온주입을 기판에 실시하여 p웰(31)의 기판 표면에 n형 제 1 고농도 불순물 확산영역(45), p웰(31)의 인버젼층(36)에 n형 제 2 고농도 불순물 확산영역(46)을 각각 형성한다. 이때, 제 1, 제 2 저농도 불순물 확산영역(42,43)의 형성 깊이는 제 1, 제 2 고농도 불순물 확산영역(45,46)보다 깊게 형성한다.Then, the sidewall spacer 44 and the first and second gates 40 and 41 are subjected to ion implantation using an ion implantation mask layer on the substrate to diffuse the n-type first high concentration impurity onto the substrate surface of the p well 31. The n-type second high concentration impurity diffusion region 46 is formed in the region 45 and the inversion layer 36 of the p well 31, respectively. At this time, the formation depths of the first and second low concentration impurity diffusion regions 42 and 43 are formed deeper than the first and second high concentration impurity diffusion regions 45 and 46.
도 4는 본 발명에 따라 제조된 고전압을 요구하는 NMOS 트랜지스터의 농도 프로파일을 도시한 그래프이다. 이때, 수평 좌표축인 Xj는 기판 표면으로 부터의 깊이를 나타내며, 수직 좌표축인 Cs는 기판에 확산되어 있는 불순물 이온의 농도를 나타낸다.4 is a graph illustrating the concentration profile of an NMOS transistor requiring a high voltage made in accordance with the present invention. At this time, the horizontal coordinate axis Xj represents the depth from the substrate surface, and the vertical coordinate axis Cs represents the concentration of impurity ions diffused in the substrate.
도 4를 참조하면, 수평좌표측에 있어서, 기판 표면인 0으로 부터 e사이에 대응하는 곡선은 고농도로 도핑된 불순물 확산영역에서의 불순물 이온 농도를 나타내며, e-f 사이에 대응하는 곡선은 저농도로 도핑된 불순물 확산영역의 농도를 나타내고, f-g 사이의 곡선은 문턱전압 조절용 불순물 이온농도를 나타내며, g-h 사이에 대응하는 곡선은 p웰의 도핑농도를 나타내고, h이상에서는 p형 실리콘기판의 도핑 농도를 나타낸다. 또한, 0부터 g사이에 대응하며 하나의 곡선으로 이루어진 농도 프로파일은 인버젼층의 도핑농도를 나타낸다.Referring to FIG. 4, on the horizontal coordinate side, the curve corresponding to 0 to e of the substrate surface represents the impurity ion concentration in the heavily doped impurity diffusion region, and the corresponding curve between ef is lightly doped. The concentration of the impurity diffusion region is shown, and the curve between fg represents the impurity ion concentration for adjusting the threshold voltage, and the curve corresponding to gh represents the doping concentration of the p well, and the doping concentration of the p-type silicon substrate is higher than h. . In addition, the concentration profile corresponding to 0 to g and consisting of one curve represents the doping concentration of the inversion layer.
이러한 농도 프로파일을 관찰하면, 트랜지스터의 항복전압(breakdown voltage)은 p웰 영역(g-h)과 문턱전압조절 영역(f-g) 사이의 농도에 따라 저농도 불순물 확산영역(e-f)의 Xj 및 Cs의 값에 따라 결정된다.Observing this concentration profile, the breakdown voltage of the transistor depends on the values of Xj and Cs of the low concentration impurity diffusion region ef depending on the concentration between the p well region gh and the threshold voltage regulating region fg. Is determined.
따라서, 저농도 불순물 확산영역에서 p웰 영역의 농도 차이에서 저농도 불순물 확산영역의 Xj 값이 커질 수록 항복전압은 증가하게 된다.Therefore, the breakdown voltage increases as the Xj value of the low concentration impurity diffusion region increases in the concentration difference of the p well region in the low concentration impurity diffusion region.
즉, 본 발명에서는 고전압 트랜지스터를 형성하기 위하여 p웰의 표면에 인버젼층을 형성하므로서 그래프에서와 같은 농도 프로파일을 형성하여 저농도 불순물 확산영역의 Xj값을 증가시키므로서 항복전압을 증가시킨다.That is, in the present invention, the inversion layer is formed on the surface of the p well to form the high voltage transistor, thereby forming the concentration profile as shown in the graph, thereby increasing the breakdown voltage by increasing the Xj value of the low concentration impurity diffusion region.
따라서, 본 발명은 일반적인 반도체 모스소자 제조공정에서 고전압 소자와 저전압소자가 공존하는 경우 고전압 소자를 형성하기 위하여 저농도로 도핑된 별도의 웰을 형성하지 아니하고 그 형성 부위에 인버젼층을 형성하므로서 고전압 소자를 제조하고, 또한 게이트 형성공정도 일회의 패터닝으로 일반 소자와 고전압 소자의 게이트들을 동시에 형성하므로 공정이 매우 단순해지므로 생산비용절감과 소자의 신뢰성을 제고시키는 장점이 있다.Therefore, the present invention does not form a separate well doped with low concentration to form a high voltage device when a high voltage device and a low voltage device coexist in a general semiconductor MOS device manufacturing process, thereby forming an inversion layer on the formation portion of the high voltage device. In addition, since the gate forming process simultaneously forms gates of a general device and a high voltage device by one-time patterning, the process becomes very simple, thereby reducing production costs and improving device reliability.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980054144A KR100307293B1 (en) | 1998-12-10 | 1998-12-10 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980054144A KR100307293B1 (en) | 1998-12-10 | 1998-12-10 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000038963A true KR20000038963A (en) | 2000-07-05 |
| KR100307293B1 KR100307293B1 (en) | 2001-11-30 |
Family
ID=19562179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980054144A KR100307293B1 (en) | 1998-12-10 | 1998-12-10 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100307293B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100824636B1 (en) * | 2007-05-16 | 2008-04-24 | 주식회사 동부하이텍 | High voltage semiconductor device and method of manufacturing the same |
| KR100859487B1 (en) * | 2007-05-16 | 2008-09-23 | 주식회사 동부하이텍 | High voltage semiconductor device and method of manufacturing the same |
| KR101102773B1 (en) * | 2004-12-30 | 2012-01-05 | 매그나칩 반도체 유한회사 | Method for manufacturing high voltage transistor |
-
1998
- 1998-12-10 KR KR1019980054144A patent/KR100307293B1/en not_active IP Right Cessation
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