KR20000033101A - Scrambler and descrambler of parallel distribution sample - Google Patents

Scrambler and descrambler of parallel distribution sample Download PDF

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Abstract

PURPOSE: A scrambler and a descrambler of parallel distribution sample are provided to process a scrambling and a descrambling of cell at a high speed by embodying the distribution sample scrambler and the descrambler in a parallel and to improve the low power and the reliability of a system by reducing an operating speed of the scrambler. CONSTITUTION: A PRBS(pseudo random binary sequence) for scrambling data to be transmitted is generated. After a value of register state after passing a certain number of series clocks from the generated PRBS is calculated and a present PRBS is abstracted from the generated PRBS, the PRBS corresponding to a specific sample among the abstracted present PRBSs. After a former PRBS is abstracted from the generated PRBS and the data to be transmitted are scrambled by exclusively and logically summing the abstracted present PRBS and the data, a control signal is generated for inserting a calculating control signal of CRC(cyclic redundancy check)-8 and an exact sample value according to a start of cell. The CRC-8 calculation of the scrambled data obtained from the exclusive OR element(160) is performed according to each control signal generated from a generating unit of control signal(170). The sample value obtained is output to a needed data format by inserting the sample value obtained from the abstracting unit of specific sample(170) and an abstracting unit of former RPBS in a certain position of the scrambled data.

Description

병렬 분산 표본 혼화기 및 역혼화기Parallel Distributed Sample Mixers and Demixers

본 발명은 비동기식 전송모드(ATM : Asynchronous Transfer Mode) 셀 기반 광대역 종합정보통신망(B-ISDN)의 셀 분산 표본 혼화(DSS : Distributed Sample Scrambling) 및 역혼화에 관한 것으로, 특히, 분산 표본 혼화기 및 역혼화기를 병렬로 구현하여 셀 혼화 및 역혼화가 고속으로 처리되도록 하고, 혼화기 동작 속도를 낮추어 저전력과 시스템의 신뢰도 향상을 도모토록 한 병렬 분산 표본 혼화기 및 역혼화기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to distributed sample scrambling (DSS) and demixing of asynchronous transfer mode (ATM) cell-based broadband integrated telecommunications network (B-ISDN). It is a parallel distributed sample mixer and inverse mixer which implements a demixer in parallel so that cell mixing and demixing can be processed at high speed and lowers the operating speed of the combiner to improve low power and system reliability.

일반적으로, ATM은 정보를 53 바이트(5바이트의 헤더 데이터와 48바이트의 페이로드로 이루어짐) 크기의 패킷인 셀(Cell) 형태로 만들어 전송하는 방식이다.In general, ATM is a method of transmitting information in the form of a cell, a packet of 53 bytes (5 bytes of header data and 48 bytes of payload).

ATM 셀을 전송하는 방식에는 STM-1(Synchronous Transfer Mode-1)과 같은 SONET(Synchronous Optic NETwork) 프레임이나 각각의 전송 속도나 매체에 적합한 프레임에 매핑하여 전송하는 방법과, 별도의 외부 프레임 없이 셀을 직접 전송하는 Cell-based 전송 방법이 있다.The ATM cell transmission method includes a method of transmitting a synchronous optical network (SONET) frame such as STM-1 (Synchronous Transfer Mode-1) or a frame suitable for each transmission rate or medium, and transmitting the cell without a separate external frame. There is a cell-based transmission method that directly transmits.

이러한 전송 방법을 갖는 ATM의 프로토콜 구조는 OSI 계층 모델을 따르며, 기존의 N-ISDN 포로토콜의 구조를 확장해서 정의하고 있다. 각 계층은 각각의 고유 기능을 가지며, 어떤 임의의 계층 서비스는 바로 밑 계층의 서비스를 이용하여 실현한다.The protocol structure of ATM having such a transmission method follows the OSI layer model and extends the structure of the existing N-ISDN protocol. Each layer has its own unique function, and any arbitrary layer service is realized using the service directly below it.

ATM 프로토콜에서 물리 계층, ATM 계층, ATM 적응 계층(AAL)으로 구성되는 부분을 일반적으로 하위 계층이라고 부르며, ATM 고유의 기능과 특징은 하위 계층에서 실현된다. 또 상위 계층에서 본 ATM 계층 동작은 AAL 계층에 의해 숨겨져 있으므로 상위 계층에 영향을 주지 않는다. 하위 계층에서 계층간의 맵핑은 첨부한 도면 도1과 같다.The part consisting of the physical layer, the ATM layer, and the ATM adaptation layer (AAL) in the ATM protocol is generally called a lower layer, and ATM's unique functions and features are realized in the lower layer. Also, the ATM layer operation seen from the upper layer is hidden by the AAL layer and does not affect the upper layer. The mapping between the layers in the lower layer is shown in FIG. 1.

이 중 물리 계층은 상위 ATM 셀을 운반하기 위한 전송 자원을 제공하는 기능을 가지며, 물리 매체 부계층(PM : Physical Medium sublayer)과 전송 수렴 부계층(TC : Transmission Convergence sublayer)으로 구성되며, 그 중 전송수렴 부계층은, 전송 프레임 생성 및 삭제를 하는 기능으로, 전송 프레임의 페이로드(오버 헤드를 제외한 정보 영역)에 ATM 셀을 맵핑하는 기능을 제공한다. 또한, 송신측에서는 셀 내에 셀 동기 패턴(셀 경계를 식별하는 패턴)을 삽입함과 동시에 BSI(Bit Sequence Integrity)를 확보하기 위하여 셀을 스크램블(혼화)하여 전송한다. 수신측에서는 셀 경계를 식별하며, 송신측과 반대로 디스크램블(역혼화)하여 원래의 셀 모양을 복원한다.Among these, the physical layer has a function of providing a transmission resource for transporting a higher ATM cell, and is composed of a physical medium sublayer (PM) and a transmission convergence sublayer (TC). The transmission convergence sublayer is a function of generating and deleting transmission frames, and provides a function of mapping an ATM cell to a payload (information area excluding overhead) of the transmission frame. In addition, the transmitting side inserts a cell synchronization pattern (pattern for identifying a cell boundary) into the cell and scrambles (mixes) the cell in order to secure bit sequence integrity (BSI). The receiving side identifies the cell boundary and descrambles (demixes) the opposite of the transmitting side to restore the original cell shape.

그리고 셀의 혼화/역혼화의 경우, 대표적으로 자기 동기 혼화(SSS : Self Synchronous Scrambling), 프레임 동기 혼화(FSS : Frame Synchronous Scrambling), 그리고 분산 표본 혼화(DSS : Distributed Sample Scrambling) 등이 주로 사용된다.In the case of cell mixing / demixing, self synchronous mixing (SSS), frame synchronous mixing (FSS), and distributed sample mixing (DSS) are mainly used. .

이 중 프레임 동기 혼화의 경우 각 프레임의 시작에서 혼화/역혼화기가 리셋이 되며, 대부분 프레임이 큰 경우에 주로 사용되는 혼화 방법이다.Among these, in case of frame synchronous mixing, the mixing / demixing is reset at the beginning of each frame, and this is the mixing method that is mainly used when the frame is large.

SDH 기반 물리 계층에 대해서는 특성 다항식이 X43+1인 자기 동기 혼화 방식이 사용된다.For the SDH-based physical layer, a self-synchronous hybridization scheme with a characteristic polynomial of X 43 +1 is used.

이 방법은 의사 랜덤 이진 시퀀스(Pseudo Random Binary Sequence : 이하, "PRBS"라 칭함) 발생기의 각 상태가 입력 신호에 의존하므로, 전송 오류로 인해서 혼화기와 역혼화기의 동기 상태가 잠시 벗어나더라도 스스로 동기 상태를 회복하게 된다. 따라서, 프레임 동기 과정이 별도로 필요하지 않으므로 그 구현이 간단해진다. 그러나 전송 오류가 역혼화기 PRBS 발생기의 상태에 영향을 주기 때문에 1비트의 입력 오류가 2비트 이상의 출력오류로 증대되는 단점이 있다.In this method, since each state of the Pseudo Random Binary Sequence (hereinafter referred to as "PRBS") generator is dependent on the input signal, even if the synchronization state of the mixer and the de-mixer is temporarily lost due to transmission error, the self-synchronization state is performed. Will recover. Therefore, since the frame synchronization process is not necessary separately, the implementation is simplified. However, since the transmission error affects the state of the demixer PRBS generator, an input error of 1 bit is increased to an output error of more than 2 bits.

한편, 셀 기반 전송에서는 셀 헤더가 혼화 과정 없이 전송되기 때문에 분산 표본 혼화 방법을 사용하는데, 이 혼화 방법은 특성 다항식 X31+ X28+1을 이용하여 ATM셀의 헤더와 사용자 정보 구간을 모두 혼화 시켜 전송한다. 그리고 분산 표본 혼화 방법은 송신측과 수신측의 PRBS 발생기를 서로 동기화 시키는 조작이 필요하다. 이를 위해 송신측의 PRBS 표본 값을 HEC(Header Error Control) 상위 2비트에 가산하여 수신측에 전송한다. 수신측에서는 HEC 구간을 셀 경계식별과 헤더내의 1비트 에러 정정을 목적으로 이용하는데 그 중 헤더의 2비트가 표본 값이 더해진 값이므로 셀 경계식별을 위해서는 6비트만을 가지고 해야하며, 수신측의 PRBS의 동기화를 위해 필요한 표본 값이 취해지기 전에는 헤더 에러 정정이 불가능한 단점이 있다.On the other hand, in cell-based transmission, since the cell header is transmitted without mixing, a distributed sample mixing method is used. This mixing method mixes both the header and the user information section of an ATM cell by using a characteristic polynomial X 31 + X 28 +1 Send it. In addition, the distributed sample mixing method requires an operation of synchronizing the PRBS generators of the transmitting side and the receiving side with each other. To this end, the PRBS sample value of the transmitter is added to the upper 2 bits of HEC (Header Error Control) and transmitted to the receiver. The receiver uses the HEC interval for cell boundary identification and 1-bit error correction in the header. Among them, 2 bits of the header are sample values added together, so only 6 bits should be used for cell boundary identification. The disadvantage is that header error correction is not possible until the sample values necessary for synchronization are taken.

상기와 같은 분산 표본 혼화 방법을 이용한 종래 직렬 분산 표본 혼화기는 첨부한 도면 도2와 같다.The conventional serial distributed sample blender using the distributed sample blending method as described above is shown in FIG. 2.

이에 도시된 바와 같이, 입력신호를 일정 주기로 순차 쉬프트 시키는 다수개의 제1 내지 제31 쉬프트 레지스터(SR1 - SR31)와, 상기 제28 및 제31 쉬프트 레지스터(SR28)(SR31)에서 각각 출력된 데이터를 배타적 논리합 하여 그 결과치를 상기 제1쉬프트 레지스터(SR1)의 입력단에 전달해줌과 동시에 PRBS로 출력하는 제1배타적 논리합소자(XOR1)와, 상기 제1 배타적 논리합소자(XOR1)에서 출력되는 PRBS와 전송할 데이터(data)를 배타적 논리합 하여 그 결과 데이터를 혼화된 데이터로 출력하는 제2 배타적 논리합소자(XOR2)로 구성되었다.As shown in the drawing, a plurality of first to thirty-first shift registers SR1 to SR31 for sequentially shifting an input signal at a predetermined period, and data output from the twenty-eighth and thirty-first shift registers SR28 and SR31, respectively, may be used. The result of the exclusive OR is transmitted to the input terminal of the first shift register SR1 and simultaneously transmitted to the first exclusive logical sum element XOR1 output to the PRBS, and the PRBS output from the first exclusive logic sum element XOR1. An exclusive OR is performed on the data and the second exclusive OR is used to output the data as mixed data.

이와 같이 구성된 종래 직렬 분산 표본 혼화기는, 먼저 제1 내지 제31 쉬프트 레지스터(SR1 - SR31)로 X31+ X28+ 1의 생성다항식을 이용하여 PRBS를 생성하게 되는데, 초기에는 제1 내지 제31 쉬프트 레지스터(SR1 - ST31)의 값을 세트(set)신호(도면에는 미도시)를 이용하여 "1"로 만든 후 클럭이 발생할 때마다 한 비트씩 PRBS가 출력이 되도록 한다.In the conventional serial distributed sample mixer configured as described above, first, the PRBS is generated using the generation polynomial of X 31 + X 28 + 1 from the first to the 31st shift registers SR1 to SR31. The value of the shift registers SR1-ST31 is set to "1" using a set signal (not shown), and then PRBS is output one bit each time a clock is generated.

즉, 제1 내지 제28 쉬프트 레지스터(SR1 - SR28)를 순차 통해 출력되는 데이터와 최종단의 제31쉬프트 레지스터(SR31)를 제1배타적 논리합소자(XOR1)에서 배타적 논리합 하여 그 결과치를 상기 제1쉬프트 레지스터(SR1)의 입력으로 피드백 시킴과 동시에 PRBS로 출력하게 된다.That is, the data output through the first to 28th shift registers SR1 to SR28 and the 31st shift register SR31 of the last stage are exclusively ORed in the first exclusive logical sum element XOR1, and the result value is the first value. It feeds back to the shift register SR1 and outputs it to the PRBS.

그러면 제2배타적 논리합소자(XOR2)는 그 PRBS와 송신할 데이터(Data)를 다시 배타적 논리합 하여 그 결과치를 혼화된 데이터(Scrambled Data)로 출력하게 된다.Then, the second exclusive logical sum XOR2 exclusively ORs the PRBS and the data Data to be transmitted again and outputs the result as mixed data (Scrambled Data).

한편, 상기와 같이 혼화된 데이터를 역혼화하기 위해서는 혼화기의 상태를 알려주는 표본값을 HEC 필드의 상위 2비트를 사용하여 역혼화기로 보내주게 되고, 이를 이용하여 역혼화기에서는 혼화기와 동기화를 이룬다.On the other hand, in order to demix the mixed data as described above, a sample value indicating the state of the mixer is sent to the inverse mixer using the upper two bits of the HEC field, and the inverse mixer is synchronized with the mixer. .

그리고 표본이 에러 없이 수신되었을 때, 특성 다항식이 31차이므로 32개의 표본으로 송신기의 PRBS 생성기와 같은 수열을 수신기에서도 만들어 낼 수 있다.And when the sample is received without error, since the characteristic polynomial is 31st order, 32 samples can produce the same sequence at the receiver as the transmitter's PRBS generator.

이와 같은 처리를 위한 알고리즘은 다음과 같다.The algorithm for such processing is as follows.

먼저, 송신기의 PRBS는 HEC 바이트를 제외하고 셀 전체와 배타적 논리합 된다(PRBS 다항식은 X31+ X28+ 1). 그 다음 각 셀의 혼화된 헤더 4바이트에 대해서 CRC-8 계산을 수행한 후 HEC 필드에 삽입된다. 여기서 HEC 바이트의 처음 2비트는 PRBS 생성기로부터 샘플링한 2개의 표본값에 의해 수정된다(PRBS생성기로부터의 2개의 표본값을 "PRBS source bit"라 부르고, 이 샘플값이 배타적 논리합할 CRC의 2비트 "PRBS transport bit"라 부른다). 처음 HEC 비트(HEC8)에 배타적 논리합 되는 PRBS 생성기의 표본 값은 211비트 앞서서 샘플링된 값이고, 두 번째 HEC 비트(HEC7)에 배타적 논리합 되는 값은 현재 PRBS 생성기의 현재값이다. 이러한 샘플들은 정확히 반 셀 간격 떨어져 있고, 첫 번째 값(Ut-211)은 전달되기 전에 211비트 지연된다(샘플 저장을 위한 D_type)의 래치가 필요함).First, the PRBS of the transmitter is exclusively ORed with the whole cell except for the HEC byte (PRBS polynomial is X 31 + X 28 + 1). Then, CRC-8 calculation is performed on the mixed header 4 bytes of each cell and then inserted into the HEC field. Where the first two bits of the HEC byte are corrected by the two sample values sampled from the PRBS generator (the two sample values from the PRBS generator are called "PRBS source bits" and the two bits of the CRC to which this sample value is exclusive OR) Called the "PRBS transport bit"). The sample value of the PRBS generator that is exclusively ORed to the first HEC bit (HEC8) is a sampled value prior to 211 bits, and the value that is exclusively ORed to the second HEC bit (HEC7) is the current value of the current PRBS generator. These samples are exactly half a cell apart and the first value (U t-211 ) is delayed 211 bits before being delivered (requires a latch of D_type for sample storage).

아울러 상기와 같은 직렬 분산 표본 혼화기에서 혼화된 데이터의 구조는 첨부한 도면 도3과 같다.In addition, the structure of the mixed data in the serial distributed sample mixer as described above is shown in FIG.

도3에서 (a)는 송신할 데이터 혼화를 위해 생성한 PRBS이고, (b)는 생성된 PRBS와 송신할 데이터를 혼화한 결과 데이터의 구조이다.In FIG. 3, (a) is a PRBS generated for data mixing to be transmitted, and (b) is a structure of result data of mixing the generated PRBS with data to be transmitted.

이렇게 송신측의 직렬 분산 표본 혼화기에서 혼화 되어 출력되는 데이터는 수신측의 역혼화기에서 역혼화가 이루어지게 되는데, 상기 수신측의 직렬 분산 표본 역혼화기는 첨부한 도면 도4와 같다.The data mixed and output by the serially distributed sample mixer of the transmitting side is de-mixed by the demultiplexer of the receiving side. The serially distributed sample demixer of the receiving side is as shown in FIG.

이에 도시된 바와 같이, 지연기(1)는 HEC 데이터를 소정 레벨로 지연시키게 되고, 제1표본값 추출기(2)는 상기 지연기(1)에서 출력되는 신호를 인에이블 신호로 입력받고 HEC 구간의 처음 2비트를 유추한 데이터와 수신된 데이터 열[St-211, St+1]을 가산하여 그 결과치를 송신측으로부터 전달된 표본값[St+1]로 출력하게 된다.As shown therein, the delayer 1 delays the HEC data to a predetermined level, and the first sampler extractor 2 receives the signal output from the delayer 1 as an enable signal and receives an HEC section. The data obtained by inferring the first two bits of and the received data string [S t-211 , S t + 1 ] are added and the result is output as the sample value [S t + 1 ] transmitted from the transmitting side.

아울러 제2표본값 추출기(3)도 상기 지연기(1)에서 출력되는 신호를 인에이블 신호로 입력받고 HEC 구간의 처음 2비트를 유추한 데이터와 혼화열[St]을 가산하여 그 결과치를 표본값[St-211, St+1]로 출력하게 된다.In addition, the second sampler extractor 3 also receives the signal output from the delayer 1 as an enable signal, adds the data and the mismatched column [S t ] inferred from the first two bits of the HEC section, and adds the result. Sample values [S t-211 , S t + 1 ] are output.

그러면 제1배타적 논리합소자(4)는 상기 제1표본값 추출기(2)에서 얻어지는 표본값과 상기 제2표본값 추출기(3)에서 얻어진 표본값을 배타적 논리합 하여 그 결과치를 멀티플렉서(7)의 일측 입력단에 입력시키게 되고, 제2배타적 논리합소자(5)는 상기 제2표본값 추출기(3)에서 얻어지는 표본값과 상기 수신된 데이터 열을 배타적 논리합 하여 그 결과치를 상기 멀티플렉서(7)의 타측 입력단에 입력시키게 된다.Then, the first exclusive logical sum element 4 performs an exclusive OR on the sample value obtained by the first sample value extractor 2 and the sample value obtained by the second sample value extractor 3, and the result value is one side of the multiplexer 7. The second exclusive logical sum element 5 performs an exclusive OR on the sample value obtained by the second sample value extractor 3 and the received data string, and the result value is input to the other input end of the multiplexer 7. Will be entered.

그리고 셀 간격 조절부(6)는 상기 HEC 데이터에 임의의 가중치(1/2)를 승산하여 그 결과치를 상기 멀티플렉서(7)에 제어신호로 인가해주어, 반 셀 간격마다 표본값이 추출되도록 한다.The cell spacing controller 6 multiplies the HEC data by an arbitrary weight (1/2) and applies the result to the multiplexer 7 as a control signal so that the sample value is extracted every half cell interval.

멀티플렉서(7)는 상기 셀 간격 조절부(6)에서 출력되는 선택신호에 따라 상기 제1 및 제2 배타적 논리합소자(4)(5)의 출력신호중 하나를 선택하여 출력시키게 되며, 앤드게이트(8)는 상기 멀티플렉서(7)의 출력신호와 상기 HEC 데이터와 동기 인에이블 신호(SYNC enable)를 논리곱하게 된다.The multiplexer 7 selects and outputs one of the output signals of the first and second exclusive logic elements 4 and 5 according to the selection signal output from the cell gap controller 6, and the AND gate 8. ) Multiplies the output signal of the multiplexer 7 with the HEC data and the synchronous enable signal SYNC enable.

아울러 송신측 쉬프트 레지스터(9 - 39)와 배타적 논리합소자(40 - 55)는 추출된 표본값과 상기 앤드게이트(8)의 출력값을 선택적으로 쉬프트 및 배타적 논리합하게 되며, 제1배타적 논리합소자(56)는 상기 제28쉬프트 레지스터(36)의 출력과 최종단 쉬프트 레지스터(39)의 출력신호를 배타적 논리합하여 그 결과치를 상기 제1쉬프트 레지스터(9)에 피드백 시킴과 동시에 추출한 표본값으로 출력하게 된다.In addition, the shift-side shift registers 9-39 and the exclusive logical sum elements 40-55 selectively shift and exclusive OR the extracted sample value and the output value of the AND gate 8, and the first exclusive logical sum element 56 is performed. ) Exclusively ORs the output signal of the 28 th shift register 36 and the output signal of the last shift register 39, feeds the result back to the first shift register 9, and outputs the extracted sample value. .

그러면 제4배타적 논리합소자(57)는 상기 제3배타적 논리합소자(57)에서 출력되는 표본값과 수신된 데이터 열(Received data)을 배타적 논리합하여 그 결과치를 역혼화된 데이터(Descramble output data)로 출력하게 된다.Then, the fourth exclusive logic element 57 performs exclusive OR on the sample value output from the third exclusive logic element 57 and the received data string, and the result value is descrambled output data. Will print.

이때 직렬 분산 표본 역혼화기는 동기 획득 모드, 동기 확인 모드, 정상 모드의 세 가지 동작 모드에 의해 혼화된 데이터를 역혼화 시키게 되는데, 여기서 세 가지 동작 모드의 상태 천이 여부는 확신 계수기 C값에 의해서 결정된다.In this case, the serially distributed sample demixer demultiplexes the data mixed by the three modes of operation, the synchronization acquisition mode, the synchronization confirmation mode, and the normal mode, wherein the state transition of the three operation modes is determined by the confidence counter value C. do.

상기 세 가지 동작 모드를 좀 더 자세히 설명하면 다음과 같다.The three operation modes will be described in more detail as follows.

도5에 도시된 바와 같이, 먼저 동기 획득 모드로 진입하여, HEC 구간의 마지막 6비트만을 사용하여 셀 경계를 식별하게 되고, HEC 구간의 처음 2비트를 유추해 내서 수신된 데이터 열과 가산하여 전달된 표본값을 추출해 낸다. 그리고 수신측 쉬프트 레지스터 발생기는 송신측 쉬프트 레지스터 발생기(도2참조)와 동일한 방식으로 표본을 만들어내서 이 값들을 전달된 표본값과 비교한다. 즉, 송신측에서 PRBS를 추출한 것과 똑같이 1/2셀 간격마다 표본값을 추출한 후 이를 전달된 표본값과 비교하여 서로 다를 경우, 다음 표본값이 취해지기 직전에 역혼화기의 상태를 정정하여 혼화기와 동기화를 이룬다. 여기서 확신 계수기는 HEC 구간 비트1부터 비트6까지 오류가 없는 셀이 수신될 때마다 1씩 증가하며, 셀 헤더에 오류가 있는 경우에는 초기 상태로 되돌아간다. 그리고 계수값이 X(16)가 되면 동기 확인 모드로 천이 하게 된다.As shown in FIG. 5, first, the mobile terminal enters the synchronous acquisition mode to identify a cell boundary using only the last 6 bits of the HEC interval, infers the first 2 bits of the HEC interval, and adds the received data string to the transmitted data. Extract the sample. The receiver shift register generator then samples in the same way as the transmitter shift register generator (see Figure 2) and compares these values with the passed sample values. In other words, if the sampling value is extracted every 1/2 cell interval, and it is different from the delivered sample value, it is corrected the state of the demixer just before the next sample value is taken. It is synchronized. Here, the confidence counter is incremented by 1 each time an error-free cell is received from the HEC interval bits 1 to 6, and returns to the initial state when there is an error in the cell header. When the count value becomes X (16), the state transitions to the synchronization check mode.

상기 동기 확인 모드는 동기 획득 상태에서 검출되지 않는 오류가 생길 수 있으며, 이를 확인하기 위해서 동작한다. 즉, 동기 확인 모드는 동기 획득 상태에서와는 달리 전달된 표본을 비교하여 확인만 할 뿐, 이것을 이용하여 역혼화기 상태를 정정하지는 않는다. 오류 없이 수신된 셀에 대해서, 전달된 두 개의 표본을 수신측에서 추측해낸 값과 비교하는데, 둘 다 맞으면 확신 계수기의 계수값을 하나 증가시키고, 그렇지 않으면 확신 계수기의 계수값을 하나 감소시킨다. 상기 확신 계수기의 계수값이 V(8)미만으로 떨어지면 처음의 동기 획득 상태로 천이를 하며, 이와 같이 동기 확인 모드에서 동기 획득 모드로 천이를 하면 확신 계수기를 리세트 한다. 또한 동기 확인 과정에서 확신 계수기의 계수값이 Y(24) 이상이 되면 다음 모드인 정상 모드로 상태 천이를 한다.The synchronization confirmation mode may generate an error that is not detected in the synchronization acquisition state, and operates to confirm this. In other words, unlike the sync acquiring state, the sync acknowledgment mode only compares the delivered samples and checks them, and does not correct the demixer state using them. For cells received without error, the two delivered samples are compared with the values guessed by the receiver, if both are correct, increase the count of the confidence counter by one, otherwise decrease the count of the confidence counter by one. When the count value of the confidence counter falls below V (8), the transition to the initial synchronization acquisition state is performed. When the transition from the synchronization confirmation mode to the synchronization acquisition mode is performed, the confidence counter is reset. In addition, if the count value of the confidence counter is Y (24) or more during the synchronization check, the state transition is made to the next mode, the normal mode.

여기서 정상 모드는 혼화기와 역혼화기가 완전히 동기된 상태의 모드를 말하며, 이 정상 모드에서는 HEC 구간의 처음 두비트는 역혼화된 뒤 원래의 목적에 사용된다. 오류 검출 및 정정의 성질은 이 절차에 의해 영향을 받지 않으며, 확신 계수기의 계수값을 증가/감소시키는 방법은 확인 모드에서와 같고, 확신 계수기의 계수값이 W(16)보다 작아지면 상기 동기 획득 모드로 천이 한다. 여기서 정상 모드에서의 확신 계수기의 최대 계수값은 Z(24)로 제한된다.In this case, the normal mode refers to a mode in which the combiner and the demixer are completely synchronized, and in this normal mode, the first two bits of the HEC interval are used for the original purpose after the demixed. The nature of error detection and correction is not affected by this procedure, and the method of increasing / decreasing the count value of the confidence counter is the same as in the confirmation mode, and the synchronization acquisition when the count value of the confidence counter is smaller than W (16). Transition to mode. Here the maximum count value of the confidence counter in normal mode is limited to Z 24.

그런데 전술한 바와 같은 직렬 분산 표본 혼화기는, 혼화기에서 표본값을 역혼화기에 보내기 위해 211비트 전의 값을 래치 하여 저장해야 하는데, 초기 동작시에는 211비트 전의 값을 알 수 없으므로 "0" 또는 "1"로 임으로 설정하든지 아니면 첫 번째 셀은 보내지 아니하고 다음 셀부터 211전의 표본을 넣어야 한다. 이 중 임으로 넣은 표본값이 틀릴 경우 수신측 역혼화기는 동기를 잘못 함으로써 많은 셀이 폐기되는 단점이 있었다.However, as described above, the serially distributed sample mixer needs to latch and store a value before 211 bits in order to send the sample value to the demixer. In the initial operation, since the value before the 211 bit is not known, a value of "0" or " If set to 1 "or the first cell is not sent, the next cell should be sampled 211 before. Among them, if the random sample value is incorrect, the receiving side demixer has a disadvantage in that many cells are discarded by incorrect synchronization.

또한, "ITU-T 1.432"에서 권고한 도4와 같은 직렬 분산 표본 역혼화기는, 헤더 에러 제어(HEC) 과정을 무시하고 구현한 것이다. 그러나 헤더 에러 제어는 ATM 셀의 HEC 필드에 계산된 CRC-8값을 가지고 헤더내의 에러의 검출과 한 비트의 에러의 정정 기능이 있다. 그리고 이를 바탕으로 셀의 폐기기능을 갖는데 분산 표본 혼화 방식의 혼화기/역혼화기는 HEC필드 상위 2비트를 이용해 표본값을 전달하므로, 기존의 헤더 에러 제어 알고리즘을 사용할 경우 이러한 표본값이 전송 에러로 간주되기 때문에 정상적인 동작이 불가능한 단점이 있었다.In addition, the serially distributed sample demixer as shown in FIG. 4 recommended in "ITU-T 1.432" is implemented by ignoring the header error control (HEC) process. However, header error control has a CRC-8 value calculated in the HEC field of an ATM cell, and has a function of detecting an error in a header and correcting a bit of an error. Based on this, a cell discard function is used. Since the mixer / demixer of the distributed sample mixing method transmits sample values using the upper two bits of the HEC field, when using the conventional header error control algorithm, these sample values are regarded as transmission errors. Because it is considered, normal operation is impossible.

또한, 혼화기와 역혼화기를 동기 시키기 위한 역혼화기 정정과정이 직렬 역혼화기의 경우 HEC필드와 셀의 중간에 위치하고 있으므로 회로 구현이 어려운 단점도 있었다.In addition, in the case of a series demixer for synchronizing the demixer and the demixer, the circuit is difficult to implement because the serial demixer is located between the HEC field and the cell.

이에 본 발명은 상기와 같은 종래 직렬 분산 표본 혼화기 및 역혼화기에서 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,Accordingly, the present invention has been proposed to solve all the problems occurring in the conventional serial distributed sample mixer and inverse mixer,

본 발명은 분산 표본 혼화기 및 역혼화기를 병렬로 구현하여 셀 혼화 및 역혼화가 고속으로 처리되도록 하고, 혼화기 동작 속도를 낮추어 저전력과 시스템의 신뢰도 향상을 도모토록 한 병렬 분산 표본 혼화기 및 역혼화기를 제공하는 데 그 목적이 있다.The present invention implements distributed sample mixers and inverse mixers in parallel so that cell mixing and inverse mixing are processed at high speed, and the parallel distributed sample mixers and inverse mixers are designed to reduce the operation speed of the mixers and to improve the low power and reliability of the system. The purpose is to provide.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 병렬 분산 표본 혼화기는,Parallel distributed sample mixer according to the present invention for achieving the above object,

입력 신호를 다수개의 플립플롭으로 순차 래치하여 송신할 데이터의 혼화를 위한 의사 랜덤 이진 시퀀스(PRBS)를 생성하는 의사 랜덤 이진 시퀀스 발생부와;A pseudo random binary sequence generator for sequentially latching an input signal into a plurality of flip-flops to generate a pseudo random binary sequence (PRBS) for mixing data to be transmitted;

상기 의사 랜덤 이진 시퀀스 발생부에서 출력되는 PRBS로부터 직렬 클록이 소정개 경과한 후의 레지스터 상태값을 계산하는 레지스터값 계산부와;A register value calculation unit for calculating a register state value after a predetermined number of serial clocks have passed from the PRBS output from the pseudo random binary sequence generator;

상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 PRBS로부터 현재 PRBS를 추출하는 현재 PRBS 추출부와;A current PRBS extractor for extracting a current PRBS from the PRBS generated by the pseudo random binary sequence generator;

상기 현재 PRBS 추출부에서 추출한 현재 PRBS중 특정 표본에 해당하는 PRBS만 추출하는 특정 표본 추출부와;A specific sampling unit configured to extract only a PRBS corresponding to a specific sample of the current PRBS extracted by the current PRBS extracting unit;

상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 PRBS로부터 이전 PRBS를 추출하는 이전 PRBS 추출부와;A previous PRBS extractor for extracting a previous PRBS from the PRBS generated by the pseudo random binary sequence generator;

상기 현재 PRBS 추출부에서 추출된 현재 PRBS와 송신 데이터를 배타적 논리합 하여 송신 데이터를 혼화하는 배타적 논리합소자와;An exclusive logical sum device for mixing the current data with the exclusive PR of the current PRBS extracted by the current PRBS extractor and mixing the transmission data;

셀 시작 신호에 따라 CRC-8 계산 제어신호와 정확한 표본값을 삽입하기 위한 제어신호를 생성하는 제어신호 발생부와;A control signal generator for generating a control signal for inserting a CRC-8 calculation control signal and an accurate sample value according to the cell start signal;

상기 제어신호 발생부에서 생성된 각각의 제어신호에 따라 상기 배타적 논리합소자에서 얻어지는 혼화 데이터의 CRC-8 계산을 수행하고, 상기 특정 표본 추출부 및 이전 PRBS 추출부에서 각각 얻어지는 표본값을 상기 혼화 데이터의 소정 위치에 삽입하여 원하는 데이터 포맷으로 출력하는 헤더 에러 제어 엔코더로 구성함을 특징으로 한다.The CRC-8 calculation of the mixed data obtained from the exclusive logical element is performed according to each control signal generated by the control signal generator, and the sample values obtained from the specific sampling unit and the previous PRBS extraction unit are respectively used for the mixed data. And a header error control encoder for inserting at a predetermined position and outputting the data in a desired data format.

상기에서 레지스터값 계산부는, 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 31개의 PRBS중 임의의 PRBS를 2개씩 선택적으로 배타적 논리합하는 제1 내지 제8 배타적 논리합소자와;The register value calculating unit may include: first to eighth exclusive logical OR elements for selectively ORing two PRBSs out of 31 PRBSs generated by the pseudo random binary sequence generation unit by two;

상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 31개의 PRBS중 상위 8비트의 래치하여 상기 상위 8비트 후의 8비트 레지스터값으로 출력하는 제1래치와;A first latch for latching the upper 8 bits of the 31 PRBSs generated by the pseudo random binary sequence generator and outputting the upper 8 bits to an 8-bit register value;

상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 31개의 PRBS중 상기 상위 8비트의 다음 8비트 데이터를 래치하여 상기 상위 8비트의 레지스터값으로 출력하는 제2래치와;A second latch for latching the next 8-bit data of the upper 8 bits among 31 PRBSs generated by the pseudo random binary sequence generator and outputting the 8-bit data as a register value of the upper 8 bits;

상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 31개의 PRBS중 상기 제2래치에서 래치한 8비트 데이터에 연이은 7비트 데이터를 각각 버퍼링하여 출력하는 제1 내지 제7 버퍼로 구성함을 특징으로 한다.The first to seventh buffers of the 31 PRBSs generated by the pseudo random binary sequence generator are configured to buffer and output 7-bit data subsequent to the 8-bit data latched by the second latch.

또한, 상기 현재 PRBS 추출부는, 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 31개의 PRBS중 임의의 PRBS를 2개씩 선택적으로 배타적 논리합하여 그 결과치를 현재 8비트 PRBS로 출력하는 제1 내지 제8 배타적 논리합소자로 구성함을 특징으로 한다.In addition, the current PRBS extractor may be configured to selectively OR the two random PRBSs out of the 31 PRBSs generated by the pseudo random binary sequence generator by two and output the result values to the current 8-bit PRBS. Characterized in that the device is configured.

또한, 상기 이전 PRBS 추출부는, 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 31개의 PRBS중 임의의 PRBS를 3개씩 선택적으로 배타적 논리합하는 제1 내지 제6 배타적 논리합소자와;The previous PRBS extracting unit may include: first to sixth exclusive logical OR elements for selectively ORing three random PRBSs out of 31 PRBSs generated by the pseudo random binary sequence generator;

상기 제1 및 제2 배타적 논리합소자에서 각각 출력되는 신호를 배타적 논리합하는 제7배타적 논리합소자와;A seventh exclusive OR device configured to exclusive OR the signals output from the first and second exclusive OR devices, respectively;

상기 제3 및 제4 배타적 논리합소자에서 각각 출력되는 신호를 배타적 논리합하는 제8배타적 논리합소자와;An eighth exclusive OR device configured to exclusive OR the signals output from the third and fourth exclusive OR devices, respectively;

상기 제5 및 제6 배타적 논리합소자에서 각각 출력되는 신호를 배타적 논리합하는 제9배타적 논리합소자와;A ninth exclusive OR device configured to exclusive OR the signals output from the fifth and sixth exclusive OR devices, respectively;

상기 제7 내지 제9 배타적 논리합소자에서 각각 출력되는 신호를 배타적 논리합하여 그 결과치를 이전 PRBS로 출력하는 제10배타적 논리합소자로 구성함을 특징으로 한다.And a tenth exclusive logical sum device configured to perform exclusive OR on the signals output from the seventh to ninth exclusive logical sum devices, and output the result to the previous PRBS.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 병렬 분산 표본 역혼화기는,Parallel distributed sample demixer according to the present invention for achieving the above object,

피드백 되는 소정 클록후의 레지스터 상태값으로 수신 데이터의 역혼화를 위한 의사 랜덤 이진 시퀀스를 발생하는 의사 랜덤 이진 시퀀스 발생부와;A pseudo random binary sequence generator for generating a pseudo random binary sequence for demixing received data to a register state value after a predetermined clock fed back;

상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 PRBS중 수신 표본과 역혼화기 표본을 선택적으로 비교하여 상호 다를 경우 셀 처음에서 수신 쉬프트 레지스터를 정정하는 레지스터 정정부와;A register correction unit for selectively comparing a reception sample and a demixer sample in the PRBS obtained by the pseudo random binary sequence generator and correcting the reception shift register at the beginning of a cell if they differ from each other;

상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 현재 PRBS로부터 상기 수신 표본중 특정 수신 표본만을 추출하고, 그 추출한 특정 수신 표본과 역혼화기 표본을 논리 연산하여 그 결과치를 현재 셀 표본값으로 출력하는 현재 셀 표본 산출부와;Calculate a current cell sample from the current PRBS obtained by the pseudo random binary sequence generator, extract only a specific received sample from the received sample, perform a logical operation on the extracted specific received sample and the demixer sample, and output the result as the current cell sample value. Wealth;

상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 현재 PRBS로부터 넥스트 셀의 특정 표본값을 산출하는 넥스트 셀 표본 산출부와;A next cell sample calculator for calculating a specific sample value of the next cell from the current PRBS obtained by the pseudo random binary sequence generator;

셀의 시작신호에 따라 혼화기와 동기화를 이루기 위해 동기 모드의 천이 제어신호를 발생하는 상태 머신 및 제어부와;A state machine and a control unit for generating a transition control signal in a synchronous mode to synchronize with the mixer according to the start signal of the cell;

상기 셀 시작 신호와 상태 머신 및 제어부에서 출력되는 천이 제어신호와 상기 현재 셀 표본 산출부에서 얻어지는 현재 셀의 특정 표본값을 논리 연산하여 그 결과치로 제1 및 제2 선택신호를 발생하는 선택신호 발생부와;Generating a selection signal for generating a first and second selection signal as a result of the logical operation of the cell start signal and the transition control signal output from the state machine and the control unit and the specific sample value of the current cell obtained by the current cell sample calculating unit. Wealth;

상기 선택신호 발생부에서 발생된 제1 및 제2 선택신호에 따라 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 PRBS와 상기 레지스터 정정부에서 얻어지는 PRBS중 하나를 선택하여 출력하는 PRBS 선택기와;A PRBS selector for selecting and outputting one of the PRBS generated by the pseudo random binary sequence generator and the PRBS obtained by the register correcting unit according to the first and second selection signals generated by the selection signal generator;

상기 PRBS 선택기에서 출력되는 PRBS로부터 소정 클록후의 레지스터 상태값을 산출하는 레지스터 상태값 산출부와;A register state value calculating section for calculating a register state value after a predetermined clock from the PRBS output from the PRBS selector;

상기 PRBS 선택기에서 출력되는 PRBS로부터 병렬 PRBS를 산출하는 병렬 PRBS 산출부와;A parallel PRBS calculator configured to calculate parallel PRBS from the PRBS output from the PRBS selector;

상기 병렬 PRBS 산출부에서 산출된 병렬 PRBS와 수신 데이터를 논리 연산하여 그 결과치를 역혼화된 데이터로 출력하는 역혼화 데이터 출력부로 구성함을 특징으로 한다.And a demixed data output unit configured to perform a logical operation on the parallel PRBS and the received data calculated by the parallel PRBS calculator and output the result as demixed data.

상기에서 레지스터 정정부는, 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 PRBS의 특정 표본과 상기 혼화기에서 얻어지는 특정 표본을 선택적으로 비교하여 그 결과치로 셀의 처음에서 수신 레지스터를 정정하는 제1 내지 제3 레지스터 정정기로 구성함을 특징으로 한다.In the register correcting unit, first to third selectively compare a specific sample of the PRBS generated by the pseudo random binary sequence generator and a specific sample obtained from the mixer, and correct the receiving register at the beginning of the cell with the result. And a register corrector.

상기에서, 제1레지스터 정정기는, 입력되는 PRBS중 최하위 비트를 위상반전시키는 제1인버터와; 상기 입력되는 PRBS중 제1 및 제3비트를 개별적으로 버퍼링하는 제1 내지 제3 버퍼와; 상기 입력되는 PRBS중 제4 내지 제7비트를 개별적으로 위상반전시키는 제2 내지 제5인버터와; 상기 입력되는 PRBS중 제8비트를 버퍼링하는 제4버퍼와; 상기 입력되는 PRBS중 제9 내지 제11비트를 개별적으로 위상반전시키는 제6 내지 제8인버터와; 상기 입력되는 PRBS중 제12비트를 버퍼링하는 제5버퍼와; 상기 입력되는 PRBS중 13비트를 위상반전시키는 제9인버터와; 상기 입력되는 PRBS중 제14비트 내지 제20비트를 개별적으로 버퍼링하는 제6 내지 제12버퍼와; 상기 입력되는 PRBS중 제21비트 및 제22비트를 개별적으로 위상반전시키는 제10 및 제11인버터와; 상기 입력되는 PRBS중 제23비트를 버퍼링하는 제13버퍼와; 상기 입력되는 PRBS중 제24비트를 위상반전시키는 제12인버터와; 상기 입력되는 PRBS중 제25비트를 버퍼링하는 제14버퍼와; 상기 입력되는 PRBS중 제26 내지 제29비트를 개별적으로 위상반전시키는 제13 내지 제16인버터와; 상기 입력되는 PRBS중 제30비트를 버퍼링하는 제15버퍼로 구성함을 특징으로 한다.In the above description, the first register corrector includes: a first inverter configured to phase-invert the least significant bit of the PRBS input; First to third buffers respectively buffering first and third bits of the input PRBS; Second to fifth inverters for respectively inverting phases of the fourth to seventh bits of the input PRBS; A fourth buffer for buffering an eighth bit of the input PRBS; Sixth to eighth inverters for respectively inverting phases of the ninth to eleventh bits of the input PRBS; A fifth buffer buffering a twelfth bit of the input PRBS; A ninth inverter for inverting 13 bits of the input PRBS; Sixth to twelfth buffers for individually buffering 14th to 20th bits of the input PRBS; 10th and 11th inverters for respectively inverting the 21st bit and the 22nd bit of the PRBS input; A thirteenth buffer buffering a twenty-third bit of the input PRBS; A twelfth inverter for phase-inverting a twenty-fourth bit of the input PRBS; A fourteenth buffer buffering a twenty-fifth bit of the input PRBS; A thirteenth to sixteenth inverters for individually inverting the 26th to 29th bits of the input PRBS; And a fifteenth buffer buffering the thirtieth bit of the input PRBS.

상기에서, 제2레지스터 정정기는, 입력되는 PRBS중 최하위비트를 버퍼링하는 제1버퍼와; 상기 입력되는 PRBS중 제1 및 제4비트를 개별적으로 위상반전시키는 제1 내지 제4 인버터와; 상기 입력되는 PRBS중 제5 및 제6비트를 개별적으로 버퍼링하는 제2 및 제3 버퍼와; 상기 입력되는 PRBS중 제7 내지 제9비트를 개별적으로 위상반전시키는 제5 내지 제7인버터와; 상기 입력되는 PRBS중 제10비트를 버퍼링하는 제4버퍼와; 상기 입력되는 PRBS중 제11 내지 13비트를 개별적으로 위상반전시키는 제8 내지 제10인버터와; 상기 입력되는 PRBS중 14비트를 버퍼링하는 제5버퍼와; 상기 입력되는 PRBS중 제15비트 내지 제17비트를 개별적으로 위상반전시키는 제11 내지 제13인버터와; 상기 입력되는 PRBS중 제18 및 제19비트를 개별적으로 버퍼링하는 제6 및 제7 버퍼와; 상기 입력되는 PRBS중 제20 비트 내지 제24비트를 개별적으로 위상반전시키는 제14 내지 제18인버터와; 상기 입력되는 PRBS중 제25비트를 버퍼링하는 제8버퍼와; 상기 입력되는 PRBS중 제26비트를 위상반전시키는 제19인버터와; 상기 입력되는 PRBS중 제27비트를 버퍼링하는 제9버퍼와; 상기 입력되는 PRBS중 제28 비트 내지 제30비트를 개별적으로 위상반전시키는 제20 내지 제22인버터로 구성함을 특징으로 한다.In the above description, the second register corrector includes: a first buffer configured to buffer the least significant bit of the input PRBS; First to fourth inverters for respectively inverting phases of the first and fourth bits of the input PRBS; Second and third buffers respectively buffering fifth and sixth bits of the input PRBS; Fifth to seventh inverters for individually inverting the seventh to ninth bits of the input PRBS; A fourth buffer buffering a tenth bit of the input PRBS; Eighth to tenth inverters that phase-invert the eleventh to thirteenth bits of the input PRBS; A fifth buffer buffering 14 bits of the input PRBS; An eleventh to thirteenth inverter for individually inverting the fifteenth to seventeenth bits of the input PRBS; Sixth and seventh buffers for individually buffering 18th and 19th bits of the input PRBS; A fourteenth to eighteenth inverters which phase-invert each of the 20th to 24th bits of the input PRBS; An eighth buffer buffering a 25 th bit of the input PRBS; A nineteenth inverter for reversing the 26th bits of the input PRBS; A ninth buffer buffering a 27th bit of the input PRBS; And a twenty-second to twenty-second inverter configured to separately phase-invert the 28th to 30th bits of the input PRBS.

상기에서, 제3레지스터 정정기는, 입력되는 PRBS중 최하위 비트와 제1 내지 제3 비트를 개별적으로 위상반전시키는 제1 내지 제4 인버터와; 상기 입력되는 PRBS중 제4비트를 버퍼링하는 제1버퍼와; 상기 입력되는 PRBS중 제5 및 제6 비트를 개별적으로 위상반전시키는 제5 및 제6 인버터와; 상기 입력되는 PRBS중 제7비트를 버퍼링하는 제2버퍼와; 상기 입력되는 PRBS중 제8비트를 위상반전시키는 제7인버터와; 상기 입력되는 PRBS중 제9비트를 버퍼링하는 제3버퍼와; 상기 입력되는 PRBS중 제10비트를 위상반전시키는 제8인버터와; 상기 입력되는 PRBS중 제11비트를 버퍼링하는 제4버퍼와; 상기 입력되는 PRBS중 제12비트를 위상반전시키는 제9인버터와; 상기 입력되는 PRBS중 제13 및 제14비트를 개별적으로 버퍼링하는 제5 및 제6 버퍼와; 상기 입력되는 PRBS중 제15 내지 제17비트를 개별적으로 위상반전시키는 제10 내지 제12인버터와; 상기 입력되는 PRBS중 제18 및 제19비트를 개별적으로 버퍼링하는 제7 및 제8버퍼와; 상기 입력되는 PRBS중 제20비트를 위상반전시키는 제13인버터와; 상기 입력되는 PRBS중 제21 및 제22비트를 개별적으로 버퍼링하는 제9 및 제10버퍼와; 상기 입력되는 PRBS중 제23비트를 위상반전시키는 제14인버터와; 상기 입력되는 PRBS중 제24 내지 제26비트를 개별적으로 버퍼링하는 제11 내지 제13버퍼와; 상기 입력되는 PRBS중 제27비트를 위상반전시키는 제15인버터와; 상기 입력되는 PRBS중 제28 및 제29비트를 개별적으로 버퍼링하는 제14 및 제15버퍼와; 상기 입력되는 PRBS중 제30비트를 위상반전시키는 제16인버터로 구성함을 특징으로 한다.The third register corrector may include: first to fourth inverters for separately inverting the least significant bit and the first to third bits of the input PRBS; A first buffer buffering a fourth bit of the input PRBS; Fifth and sixth inverters for respectively inverting the fifth and sixth bits of the input PRBS; A second buffer buffering a seventh bit of the input PRBS; A seventh inverter for inverting phase eighth bits of the input PRBS; A third buffer buffering a ninth bit of the input PRBS; An eighth inverter for phase inverting the tenth bit of the input PRBS; A fourth buffer buffering an eleventh bit of the input PRBS; A ninth inverter for inverting phase 12 of the input PRBS; Fifth and sixth buffers for individually buffering thirteenth and fourteenth bits of the input PRBS; A tenth to twelfth inverter for individually inverting the fifteenth to seventeenth bits of the input PRBS; A seventh and eighth buffers for individually buffering 18th and 19th bits of the input PRBS; A thirteenth inverter for reversing the 20th bit of the input PRBS; Ninth and tenth buffers for individually buffering twenty-first and twenty-second bits of the input PRBS; A fourteenth inverter which phase-inverts a twenty-third bit of the input PRBS; An eleventh through thirteenth buffers which individually buffer the twenty-fourth to twenty-sixth bits of the input PRBS; A fifteenth inverter for reversing the 27th bits of the input PRBS; A fourteenth and fifteenth buffers for individually buffering 28th and 29th bits of the input PRBS; And a sixteenth inverter configured to phase-invert the thirtieth bit of the input PRBS.

상기에서 현재 셀 표본 산출부는, 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 현재 PRBS로부터 -211에 해당하는 표본을 추출하는 제1 현재 셀 표본 추출기와; 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 현재 PRBS로부터 1에 해당하는 표본을 추출하는 제2 현재 셀 표본 추출기와; 상기 제1 및 제2 현재 셀 표본 추출기에서 각각 추출된 -211표본과 1표본을 역혼화기에서 얻어진 -211표본 및 1표본과 선택적으로 배타적 논리합하여 연산하는 논리 연산부로 구성함을 특징으로 한다.The current cell sample calculating unit may include: a first current cell sample extractor configured to extract a sample corresponding to −211 from a current PRBS obtained by the pseudo random binary sequence generator; A second current cell sample extractor for extracting a sample corresponding to 1 from a current PRBS obtained by the pseudo random binary sequence generator; And a -211 sample and one sample extracted by the first and second current cell samplers, respectively, and a logical operation unit that performs an exclusive OR operation on the -211 sample and the one sample obtained by the inverse mixer.

또한, 상기 논리 연산부는 상기 제1 현재 셀 표본 추출기에서 추출한 -211표본과 역혼화기에서 얻어지는 -211표본을 배타적 논리합하는 제1 배타적 논리합소자와; 상기 제2 현재 셀 표본 추출기에서 추출한 1표본과 역혼화기에서 얻어지는 1표본을 배타적 논리합하는 제2 배타적 논리합소자로 구성함을 특징으로 한다.The logic operation unit may further include: a first exclusive logical sum device configured to perform an exclusive OR on a -211 sample obtained by the first current cell sampler and a -211 sample obtained by an inverse mixer; And a second exclusive logical sum device that exclusively ORs the one sample obtained by the second current cell sampler and the one sample obtained by the inverse mixer.

또한, 상기 제1 현재 셀 표본 추출기는, 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 31비트의 PRBS중 특정적으로 3개씩 배타적 논리합하는 제1 내지 제7 배타적 논리합소자와; 상기 제1 및 제2배타적 논리합소자에서 각각 출력된 신호를 배타적 논리합하는 제8배타적 논리합소자와; 상기 제3 및 제4 배타적 논리합소자에서 각각 출력되는 신호를 배타적 논리합하는 제9배타적 논리합소자와; 상기 제5 내지 제7배타적 논리합소자에서 각각 출력되는 신호를 배타적 논리합하는 제10배타적 논리합소자와; 상기 제8 내지 제10 배타적 논리합소자에서 각각 출력된 신호를 배타적 논리합하여 그 결과치를 수신 PRBS중 -211표본에 대응하는 값으로 출력하는 제11배타적 논리합소자로 구성함을 특징으로 한다.In addition, the first current cell sampler may include: first to seventh exclusive logical OR elements that perform an exclusive OR on each of three 31-bit PRBSs obtained by the pseudo random binary sequence generator; An eighth exclusive logical sum element configured to exclusive OR the signals output from the first and second exclusive logical sum elements, respectively; A ninth exclusive OR device configured to exclusive OR the signals output from the third and fourth exclusive OR devices, respectively; A tenth exclusive logical sum device configured to exclusive OR the signals output from the fifth to seventh exclusive logical sum devices; And an eleventh exclusive logical sum device that outputs the result of the signals output from the eighth to tenth exclusive logical sum devices, respectively, and outputs the result as a value corresponding to a -211 sample in the received PRBS.

또한, 상기 제2 현재 셀 표본 추출기는, 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 31비트의 PRBS중 특정 2비트만을 추출하고, 그 추출한 2비트를 배타적 논리합하여 그 결과치를 수신 PRBS중 1표본에 대응하는 값으로 출력하는 배타적 논리합소자로 구성함을 특징으로 한다.The second current cell sampler extracts only two specific bits from the 31-bit PRBS obtained by the pseudo random binary sequence generator, exclusively combines the extracted two bits, and corresponds to one sample in the received PRBS. Characterized in that it consists of an exclusive logic element outputting a value.

상기에서, 넥스트 셀 표본 산출부는, 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 현재 PRBS로부터 -211표본을 추출하여 넥스트 셀의 -211표본값으로 출력하는 제1 넥스트 셀 표본 추출기와; 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 현재 PRBS로부터 1표본을 추출하여 넥스트 셀의 1표본값으로 출력하는 제2 넥스트 셀 표본 추출기로 구성함을 특징으로 한다.The next cell sample calculating unit may include: a first next cell sample extractor extracting a -211 sample from the current PRBS obtained by the pseudo random binary sequence generator and outputting the -211 sample of the next cell; And a second next cell sample extractor which extracts one sample from the current PRBS obtained by the pseudo random binary sequence generator and outputs one sample of the next cell.

또한, 상기 제1 넥스트 셀 표본 추출기는, 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 31비트의 현재 PRBS중 특정적으로 3개의 비트만을 추출한 후 이를 배타적 논리합하여 그 결과치를 넥스트 셀 -211표본값으로 출력하는 배타적 논리합소자로 구성함을 특징으로 한다.In addition, the first next cell sampler extracts only three bits of the 31-bit current PRBS obtained by the pseudo random binary sequence generator, and then outputs the result as a next cell-211 sample value by performing an exclusive OR. It is characterized by consisting of an exclusive logic element.

또한, 상기 제2 넥스트 셀 표본 추출기는, 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 31비트의 현재 PRBS중 특정적으로 3개의 비트만을 추출하고, 이를 개별적으로 배타적 논리합하는 제1 및 제2 배타적 논리합소자와; 상기 제1 및 제2 배타적 논리합소자에서 각각 출력되는 신호를 배타적 논리합하여 그 결과치를 넥스트 셀 1표본값으로 출력하는 제3배타적 논리합소자로 구성함을 특징으로 한다.In addition, the second next cell sampler may extract only three bits of the 31-bit current PRBS obtained from the pseudo random binary sequence generator and separately and logically combine the first and second exclusive logic elements. Wow; And a third exclusive logical sum device configured to perform an exclusive OR on the signals output from the first and second exclusive logical sum devices, respectively, and output the result as a next cell sample value.

이하, 상기와 같은 본 발명의 기술적 사상에 따른 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention according to the spirit of the present invention as described above in detail as follows.

도1은 일반적인 B-ISDN 프로토콜에서 하위 계층의 기능을 설명하기 위한 설명도,1 is an explanatory diagram for explaining a function of a lower layer in a general B-ISDN protocol;

도2는 종래 ATM기반 B-ISDN망에 적용된 직렬 분산 표본 혼화기의 구성도,2 is a block diagram of a serial distributed sample mixer applied to a conventional ATM-based B-ISDN network;

도3은 종래 직렬 분산 표본 혼화기에서 혼화 되어 출력되는 데이터의 구조도,3 is a structural diagram of data mixed and output in a conventional serial distributed sample mixer;

도4는 종래 ATM기반 B-ISDN망에 적용된 직렬 분산 표본 역혼화기의 구성도,4 is a configuration diagram of a serial distributed sample demixer applied to a conventional ATM-based B-ISDN network;

도5는 종래 직렬 분산 표본 역혼화기의 상태천이도,5 is a state transition diagram of a conventional serial distributed sample demixer;

도6은 본 발명에 의한 병렬 분산 표본 혼화기의 구성도,6 is a block diagram of a parallel distributed sample mixer according to the present invention;

도7은 도6의 레지스터값 계산부 상세구성도,7 is a detailed configuration diagram of the register value calculating unit of FIG. 6;

도8은 도6의 현재 PRBS 추출부 상세구성도,8 is a detailed configuration diagram of the current PRBS extractor of FIG. 6;

도9는 도6의 이전 PRBS 추출부 상세구성도,9 is a detailed configuration diagram of the previous PRBS extractor of FIG.

도10은 도6에서 PRBS를 추출하기 위해서 사용하는 벡터값을 보인 도면으로,FIG. 10 is a diagram illustrating a vector value used to extract PRBS in FIG. 6.

(a)는 A벡터값을 보인 도면이며,(a) is a diagram showing the A vector value,

(b)는 A2벡터값을 보인 도면이며,(b) is a diagram showing an A 2 vector value,

(c)는 A3벡터값을 보인 도면이며,(c) shows A 3 vector values,

(d)는 A4벡터값을 보인 도면이며,(d) shows A 4 vector values,

(e)는 A5벡터값을 보인 도면이며,(e) is a diagram showing an A 5 vector value,

(f)는 A6벡터값을 보인 도면이며,(f) is a diagram showing an A 6 vector value,

(g)는 A7벡터값을 보인 도면이며,(g) is a diagram showing an A 7 vector value,

(h)는 A8벡터값을 보인 도면이고,(h) is a diagram showing an A 8 vector value,

(i)는 A-211벡터값을 보인 도면이다.(i) is a diagram showing an A- 211 vector value.

도11은 본 발명에 의한 병렬 분산 표본 역혼화기의 구성도,11 is a block diagram of a parallel distributed sample demixer according to the present invention;

도12는 도11의 제1 현재 셀 표본 산출기 상세구성도,12 is a detailed configuration diagram of the first current cell sampler of FIG. 11;

도13은 도11의 제2 현재 셀 표본 산출기 상세구성도,13 is a detailed configuration diagram of the second current cell sampler of FIG. 11;

도14는 도11의 제1 레지스터 정정기 상세구성도,14 is a detailed configuration diagram of the first register corrector of FIG.

도15는 도11의 제2 레지스터 정정기 상세구성도,15 is a detailed configuration diagram of the second register corrector of FIG.

도16은 도11의 제3 레지스터 정정기 상세구성도,16 is a detailed configuration diagram of the third register corrector of FIG.

도17은 도11의 제1 넥스트 셀 표본 산출기 상세구성도,17 is a detailed configuration diagram of the first next cell sample calculator of FIG.

도18은 도11의 제2 넥스트 셀 표본 산출기 상세구성도,18 is a detailed configuration diagram of the second next cell sample calculator of FIG.

도19는 도11에서 셀 정정을 위해서 사용하는 벡터값을 보인 도면으로,19 is a view showing a vector value used for cell correction in FIG.

(a)는 A-179벡터값을 보인 도면이며,(a) is a diagram showing an A -179 vector value,

(b)는 A33벡터값을 보인 도면이며,(b) shows A 33 vector values,

(c)는 A245벡터값을 보인 도면이며,(c) is a diagram showing an A 245 vector value,

(d)는 A457벡터값을 보인 도면이다.(d) shows A 457 vector value.

＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

110,210 : 의사 랜덤 이진 시퀀스 발생부110,210: pseudo random binary sequence generator

120 : 레지스터값 계산부 130 : 현재 PRBS 추출부120: register value calculation unit 130: current PRBS extraction unit

140 : 특정 표본 추출부 150 : 이전 PRBS 추출부140: specific sampling unit 150: previous PRBS extraction unit

160 : 배타적 논리합소자 170 : 제어신호 발생부160: exclusive logic element 170: control signal generator

180 : 헤더 에러 제어 엔코더 220 : 레지스터 정정부180: header error control encoder 220: register correction unit

230 : 현재 셀 표본 산출부 240 : 넥스트 셀 표본 산출부230: current cell sample calculating unit 240: next cell sample calculating unit

250 : 상태 머신 및 제어부 260 : 선택신호 발생부250: state machine and controller 260: selection signal generator

270 : PRBS 선택기 280 : 레지스터 상태값 산출부270: PRBS selector 280: register state value calculation unit

290 : 병렬 PRBS 산출부 300 : 역혼화 데이터 출력부290: parallel PRBS calculation unit 300: inverse mixed data output unit

첨부한 도면 도6은 본 발명에 의한 병렬 분산 표본 혼화기의 구성도이다.6 is a block diagram of a parallel distributed sample mixer according to the present invention.

이에 도시된 바와 같이, 입력 신호를 다수개의 플립플롭으로 순차 래치하여 송신할 데이터의 혼화를 위한 의사 랜덤 이진 시퀀스(PRBS)를 생성하는 의사 랜덤 이진 시퀀스 발생부(110)와; 상기 의사 랜덤 이진 시퀀스 발생부(110)에서 출력되는 PRBS로부터 직렬 클록이 소정개 경과한 후의 레지스터 상태값을 계산하는 레지스터값 계산부(120)와; 상기 의사 랜덤 이진 시퀀스 발생부(110)에서 발생된 PRBS로부터 현재 PRBS를 추출하는 현재 PRBS 추출부(130)와; 상기 현재 PRBS 추출부(130)에서 추출한 현재 PRBS중 특정 표본에 해당하는 PRBS만 추출하는 특정 표본 추출부(140)와; 상기 의사 랜덤 이진 시퀀스 발생부(110)에서 발생된 PRBS로부터 이전 PRBS를 추출하는 이전 PRBS 추출부(150)와; 상기 현재 PRBS 추출부(130)에서 추출된 현재 PRBS와 송신 데이터를 배타적 논리합하여 송신 데이터를 혼화하는 배타적 논리합소자(160)와; 셀 시작 신호에 따라 CRC-8 계산 제어신호와 정확한 표본값을 삽입하기 위한 제어신호를 생성하는 제어신호 발생부(170)와; 상기 제어신호 발생부(170)에서 생성된 각각의 제어신호에 따라 상기 배타적 논리합소자(160)에서 얻어지는 혼화 데이터의 CRC-8 계산을 수행하고, 상기 특정 표본 추출부(140) 및 이전 PRBS 추출부(150)에서 각각 얻어지는 표본값을 상기 혼화 데이터의 소정 위치에 삽입하여 원하는 데이터 포맷으로 출력하는 헤더 에러 제어 엔코더(180)로 구성된다.As shown therein, a pseudo random binary sequence generator 110 sequentially latches an input signal into a plurality of flip-flops to generate a pseudo random binary sequence (PRBS) for mixing data to be transmitted; A register value calculator (120) for calculating a register state value after a predetermined number of serial clocks have passed from the PRBS output from the pseudo random binary sequence generator (110); A current PRBS extractor 130 for extracting a current PRBS from the PRBS generated by the pseudo random binary sequence generator 110; A specific sampling unit 140 for extracting only PRBS corresponding to a specific sample from the current PRBS extracted by the current PRBS extracting unit 130; A previous PRBS extractor 150 for extracting a previous PRBS from the PRBS generated by the pseudo random binary sequence generator 110; An exclusive logical sum device (160) for mixing the current PRBS extracted by the current PRBS extraction unit (130) with the transmission data and mixing the transmission data; A control signal generator 170 for generating a control signal for inserting a CRC-8 calculation control signal and an accurate sample value according to the cell start signal; In accordance with each control signal generated by the control signal generator 170, CRC-8 calculation of mixed data obtained from the exclusive logical sum device 160 is performed, and the specific sampling unit 140 and the previous PRBS extraction unit are performed. And a header error control encoder 180 for inserting the sample values respectively obtained at 150 into a predetermined position of the mixed data and outputting them in a desired data format.

상기에서 레지스터값 계산부(120)는 도7에 도시된 바와 같이, 상기 의사 랜덤 이진 시퀀스 발생부(110)에서 발생된 31개의 PRBS중 임의의 PRBS를 2개씩 선택적으로 배타적 논리합하는 제1 내지 제8 배타적 논리합소자(120a - 120h)와; 상기 의사 랜덤 이진 시퀀스 발생부(110)에서 발생된 31개의 PRBS중 상위 8비트의 데이터[ir(0:7)]를 래치하여 상기 상위 8비트 후의 8비트 레지스터값으로 출력하는 제1래치(120i)와; 상기 의사 랜덤 이진 시퀀스 발생부(110)에서 발생된 31개의 PRBS중 상기 상위 8비트의 다음 8비트 데이터[ir(8:15)]를 래치하여 상기 상위 8비트의 레지스터값으로 출력하는 제2래치(120j)와; 상기 의사 랜덤 이진 시퀀스 발생부(110)에서 발생된 31개의 PRBS중 상기 제2래치(120j)에서 래치한 8비트 데이터에 연이은 7비트 데이터[ir(16:22)]를 각각 버퍼링하여 출력하는 제1 내지 제7 버퍼(120k - 120q)로 구성된다.In the register value calculator 120, as shown in FIG. 7, the first through the second to selectively exclusively OR any two PRBSs out of the 31 PRBSs generated by the pseudo random binary sequence generator 110 by two. 8 exclusive logical sum elements 120a-120h; A first latch 120i for latching the upper 8 bits of data [ir (0: 7)] among the 31 PRBSs generated by the pseudo random binary sequence generator 110 and outputting the 8 bits of the register after the upper 8 bits. )Wow; A second latch for latching the next 8-bit data [ir (8:15)] of the upper 8 bits among the 31 PRBSs generated by the pseudo random binary sequence generator 110 and outputting the latch value of the upper 8 bits as a register value. 120j; Buffering and outputting 7-bit data [ir (16:22)] consecutive to 8-bit data latched by the second latch 120j among the 31 PRBSs generated by the pseudo random binary sequence generator 110, respectively. 1 to 7th buffer (120k-120q).

또한, 상기 현재 PRBS 추출부(130)는 도8에 도시된 바와 같이, 상기 의사 랜덤 이진 시퀀스 발생부(110)에서 발생된 31개의 PRBS중 임의의 PRBS를 2개씩 선택적으로 배타적 논리합하여 그 결과치를 현재 8비트 PRBS로 출력하는 제1 내지 제8 배타적 논리합소자(130a - 130h)로 구성된다.In addition, as shown in FIG. 8, the current PRBS extractor 130 selectively ORs any PRBSs of the 31 PRBSs generated by the pseudo random binary sequence generator 110 by two exclusively, and outputs the result. The first to eighth exclusive logic sum devices 130a to 130h output to the 8-bit PRBS.

또한, 상기 이전 PRBS 추출부(150)는 도9에 도시된 바와 같이, 상기 의사 랜덤 이진 시퀀스 발생부(110)에서 발생된 31개의 PRBS중 임의의 PRBS를 3개씩 선택적으로 배타적 논리합하는 제1 내지 제6 배타적 논리합소자(150a - 150f)와; 상기 제1 및 제2 배타적 논리합소자(150a - 150b)에서 각각 출력되는 신호를 배타적 논리합하는 제7배타적 논리합소자(150g)와; 상기 제3 및 제4 배타적 논리합소자(150c - 150d)에서 각각 출력되는 신호를 배타적 논리합하는 제8배타적 논리합소자(150h)와; 상기 제5 및 제6 배타적 논리합소자(150e - 150f)에서 각각 출력되는 신호를 배타적 논리합하는 제9배타적 논리합소자(150i)와; 상기 제7 내지 제9 배타적 논리합소자(150g - 150i)에서 각각 출력되는 신호를 배타적 논리합하여 그 결과치를 이전 PRBS로 출력하는 제10배타적 논리합소자(150j)로 구성된다.Also, as illustrated in FIG. 9, the previous PRBS extractor 150 may include first to third logically OR of any PRBS of the 31 PRBSs generated by the pseudo random binary sequence generator 110 by three exclusively. Sixth exclusive logical sum elements 150a-150f; A seventh exclusive logical sum device (150g) for exclusively ORing the signals output from the first and second exclusive logical sum elements (150a to 150b), respectively; An eighth exclusive logical sum device (150h) for exclusively ORing the signals output from the third and fourth exclusive logical sum elements (150c to 150d), respectively; A ninth exclusive OR element 150i for exclusive OR of the signals output from the fifth and sixth exclusive OR elements 150e to 150f, respectively; And a tenth exclusive logical sum device 150j for performing exclusive OR on the signals output from the seventh to ninth exclusive logical sum devices 150g to 150i, and outputting the result to the previous PRBS.

이와 같이 구성된 본 발명에 의한 병렬 분산 표본 혼화기는, 먼저 의사 랜덤 이진 시퀀스 발생부(110)에서 병렬로 구성된 31개의 플립플롭을 이용하여 31비트의 PRBS를 생성하게 되고, 이와 같이 생성한 31비트의 PRBS를 레지스터값 계산부(120), 현재 PRBS 추출부(130), 이전 PRBS 추출부(150)에 각각 입력시키게 된다.The parallel distributed sample mixer according to the present invention configured as described above first generates 31-bit PRBS using 31 flip-flops configured in parallel in the pseudo random binary sequence generator 110. The PRBS is input to the register value calculator 120, the current PRBS extractor 130, and the previous PRBS extractor 150, respectively.

즉, 기존과 같은 직렬 분산 표본 혼화기(도2참조)는, 한 클록에 하나의 랜덤 비트값이 한 비트의 데이터 값과 배타적 논리합되어 혼화 된다. 그러나 이를 병렬 처리하기 위해서는 한 바이트 병렬 데이터에 8개의 PRBS를 배타적 논리합하여야 된다. 그러기 위해서는 한 클록 사이클에 8개의 PRBS가 나오도록 구성을 해야한다. 도2에서 쉬프트 레지스터를 보면 현재 레지스터의 값으로 N클록 후나 N클록 전의 레지스터값, 그리고 출력되는 PRBS의 표현을 위해서는 다음과 같은 계산 및 행렬이 필요하다.That is, in the conventional serial distributed sample mixer (see FIG. 2), one random bit value is mixed with an exclusive logical sum of one bit data value per clock. However, parallel processing requires exclusive OR of eight PRBSs with one byte of parallel data. To do this, eight PRBSs must be configured in one clock cycle. Referring to the shift register in FIG. 2, the following calculations and matrices are necessary for the expression of the current value of the register after N clocks or before N clocks, and the output PRBS.

초기의 쉬프트 레지스터의 값을 R(0), R1(0), R2(0), ...., R30(0)라고 할 때, 한 클록(T)후의 레지스터값을 초기 레지스터로 표현을 하면 다음과 같다.When the value of the initial shift register is R (0), R1 (0), R2 (0), ...., R30 (0), the register value after one clock (T) is expressed as an initial register. As follows.

R0(T) = R30(0) R27(0)R0 (T) = R30 (0) R27 (0)

R1(T) = R0(0)R1 (T) = R0 (0)

R2(T) = R1(0)R2 (T) = R1 (0)

..

..

..

R29(T) = R28(0)R29 (T) = R28 (0)

R30(T) = R29(0)R30 (T) = R29 (0)

이를 벡터를 이용하여 표현하면,If you express it using vectors,

RT= A ⋅ R0..............(식1)R T = A ⋅ R 0 .............. (Equation 1)

여기서, RT= [R0(T),R1(T),R2(T),....,R29(T),R30(T)]T,Where R T = [R0 (T), R1 (T), R2 (T), ..., R29 (T), R30 (T)] T ,

R0= [R0(0),R1(0),R2(0),.....,R29(0),R30(0)]T,R 0 = [R0 (0), R1 (0), R2 (0), ....., R29 (0), R30 (0)] T ,

그리고 A는 도10a와 같다.And A is the same as in FIG. 10A.

여기서 출력 PRBS OT는 도10a의 A벡터의 첫 열을 참조하면,Here, the output PRBS O T refers to the first column of the A vector of FIG. 10A,

R30(0) R27(0)이다.R30 (0) R27 (0).

따라서 레지스터값 계산부(120)는 도7과 같은 로직을 이용하여 8T가 지난 후의 레지스터값을 계산할 수 있다.Therefore, the register value calculator 120 may calculate the register value after 8T by using the logic shown in FIG. 7.

도7을 간단히 살펴보면, 제1 내지 제8 배타적 논리합소자(120a - 120h)는, 상기 의사 랜덤 이진 시퀀스 발생부(110)에서 발생된 31비트의 PRBS중 선택적으로 2비트씩 배타적 논리합하여 그 결과치를 상위 8비트 데이터[or(0:7)]로 출력하게 된다. 아울러 제1래치(120i)는 상기 의사 랜덤 이진 시퀀스 발생부(110)에서 발생된 31비트의 PRBS중 상위 8비트를 래치하여 상기 제1 내지 제8 배타적 논리합소자(120a - 120h)에서 출력되는 상위 8비트의 다음 8비트 데이터[or(8:15)]로 출력하게 된다. 또한 제2래치(120j)는 상기 의사 랜덤 이진 시퀀스 발생부(110)에서 발생된 31비트의 PRBS중 9비트 내지 16비트를 래치하여 그 결과치를 상기 제1래치(120i)의 다음 8비트 데이터[or(16:23)]로 출력하게 된다. 그리고 제1 내지 제7버퍼(120k - 120q)는 상기 의사 랜덤 이진 시퀀스 발생부(110)에서 출력되는 31비트의 PRBS중 제17비트 내지 제23비트를 버퍼링하여 그 결과치를 상기 제2래치(120j)의 다음 7비트 데이터[or(24:30)]로 출력하게 된다.Referring to FIG. 7, the first to eighth exclusive logical sum elements 120a to 120h selectively perform an exclusive logical sum of two bits among the 31 bits of PRBS generated by the pseudo random binary sequence generator 110 to obtain a result value. The upper 8-bit data [or (0: 7)] is output. In addition, the first latch 120i latches the upper eight bits of the 31-bit PRBS generated by the pseudo random binary sequence generator 110 and outputs the first to eighth exclusive logical sum devices 120a to 120h. The next 8-bit data [or (8:15)] of 8 bits is output. In addition, the second latch 120j latches 9 to 16 bits of the 31-bit PRBS generated by the pseudo random binary sequence generator 110, and the resulting value is the next 8-bit data of the first latch 120i. or (16:23)]. The first to seventh buffers 120k to 120q buffer the seventeenth to twenty-third bits of the 31-bit PRBS output from the pseudo-random binary sequence generator 110, and the resultant values of the second latches 120j Next 7 bits of data (or (24:30)].

이러한 로직을 이용하여 8T가 지난 후의 레지스터값을 계산한 수식은 다음과 같다.Using this logic, the formula for calculating the register value after 8T is as follows.

즉, 전술한 식(1)을 이용하여 2T가 지난 후의 레지스터값과 O2T를 구하면,In other words, if the register value and O 2T after 2T have been obtained by using Equation (1) described above,

R2T= A ⋅ RT,R 2T = A ⋅ R T ,

R2T= A ⋅ A ⋅ RO= A2 ⋅ R0이다.R 2T = A ⋅ A ⋅ R O = A 2 ⋅ R 0 .

여기서, A2벡터는 도10b와 같다.Here, A 2 vector is as shown in Fig. 10b.

그리고 O2T= R29(0) R26(0)이 된다.And O 2T = R29 (0) R26 (0) is obtained.

또한, 전술한 식(1)을 이용하여 3T가 지난 후의 레지스터값과 O3T를 구하면,Further, using the above equation (1), if the register value and O 3T after 3T have been obtained,

R3T= A ⋅ R2T R 3T = A ⋅ R 2T

R3T= A3 ⋅ R0이다.R 3T = A 3 ⋅ R 0 .

여기서, A3벡터는 도10c와 같다.Here, A 3 vector is shown in Fig. 10C.

그리고 O3T= R28(0) R25(0)가 된다.And O 3T = R28 (0) It becomes R25 (0).

마찬가지로, 전술한 식(1)을 이용하여 4T가 지난 후의 레지스터값과 O4T를 구하면,Similarly, using the above equation (1) to obtain the register value and O 4T after 4T ,

R4T= A ⋅ R3T,R 4T = A ⋅ R 3T ,

R4T= A4 ⋅ R0가 된다.R 4T = A 4 ⋅ R 0 becomes

여기서, A4벡터는 도10d와 같다.Here, the A 4 vector is shown in FIG. 10D.

그리고 O4T= R27(0) R24(0)가 된다.And O 4T = R27 (0) R24 (0) is obtained.

또한, 전술한 식(1)을 이용하여 5T가 지난 후의 레지스터값과 O5T를 구하면,Further, using the above formula (1), if the register value and O 5T after 5T have been obtained,

R5T= A ⋅ R4T,R 5T = A ⋅ R 4T ,

R5T= A5 ⋅ R0가 된다.R 5T = A 5 ⋅ R 0 becomes

여기서, A5벡터는 도10e와 같다.Here, the A 5 vector is as shown in Fig. 10E.

그리고 O5T= R26(0) R23(0)이 된다.And O 5T = R26 (0) R23 (0) is obtained.

마찬가지로, 전술한 식(1)을 이용하여 6T가 지난 후의 레지스터값과 06T를 구하면,Similarly, using the above equation (1) to obtain the register value and 0 6T after 6T ,

R6T= A ⋅ R5T,R 6T = A ⋅ R 5T ,

R6T= A6 ⋅ R0가 된다.R 6T = A 6 ⋅ R 0 becomes

여기서, A6벡터는 도10f와 같다.Here, the A 6 vector is shown in FIG. 10F.

그리고, O6T= R25(0) R22(0)가 된다.And O 6T = R25 (0) It becomes R22 (0).

또한, 전술한 식(1)을 이용하여 7T가 지난 후의 레지스터값과 O7T를 구하면,Further, using the above formula (1), if the register value and O 7T after 7T are obtained,

R7T= A ⋅ R6T,R 7T = A ⋅ R 6T ,

R7T= A7 ⋅ R0가 된다.R 7T = A 7 ⋅ R 0 becomes

여기서, A7벡터는 도10g와 같다.Here, the A 7 vector is shown in FIG. 10G.

그리고 O7T= R24(0) R21(0)이 된다.And O 7T = R24 (0) R21 (0) is obtained.

마찬가지로, 전술한 식(1)을 이용하여 8T가 지난 후의 레지스터값과 O8T를 구하면,Similarly, if the register value and O 8T after 8T have been obtained using the above equation (1),

R8T= A ⋅ R7T,R 8T = A ⋅ R 7T ,

R8T= A8 ⋅ R0......식(2)가 된다.R 8T = A 8 ⋅ R 0 ...... becomes equation (2).

여기서, A8벡터는 도10h와 같다.Here, the A 8 vector is shown in FIG. 10H.

그리고, O8T= R23(0) R20(0)이 된다.And O 8T = R23 (0) R20 (0) is obtained.

위의 계산 결과를 종합하면 8T가 지난 후의 레지스터값은 식(2)에서 구할 수 있으며, 현재 PRBS 추출부(130)는 도8과 같은 로직에 의해 8T까지의 PRBS를 추출하게 되며, 그 8T까지의 출력 PRBS는 다음과 같다.Integrating the above calculation results, the register value after 8T can be obtained from Equation (2), and the current PRBS extractor 130 extracts PRBS up to 8T by the logic shown in FIG. The output PRBS of is as follows.

OT= R30(0) R27(0)O T = R30 (0) R27 (0)

O2T= R29(0) R26(0)O 2T = R29 (0) R26 (0)

O3T= R28(0) R25(0)O 3T = R28 (0) R25 (0)

O4T= R27(0) R24(0)O 4T = R27 (0) R24 (0)

O5T= R26(0) R23(0)O 5T = R26 (0) R23 (0)

O6T= R25(0) R22(0)O 6T = R25 (0) R22 (0)

O7T= R24(0) R21(0)O 7T = R24 (0) R21 (0)

O8T= R23(0) R20(0) .........식(3)O 8T = R23 (0) R20 (0) ......... Equation (3)

한편, 도3에서처럼 DSS에서의 ATM셀의 HEC 필드 구성은 HEC8번 비트에 211전의 표본값을 배타적 논리합하여 보내야 한다. 기존의 직렬 송신 혼화기에서는 미리 데이터를 래치한 후 그 값을 HEC8번 비트에 첨가하는 방법을 사용한다. 그러나 이러한 방법을 이용할 때 초기 ATM셀에는 정확한 표본값을 집어넣지 못한다는 문제점이 생긴다. 처음 셀에 정확한 표본값이 들어가지 못한다면 비록 처음 역혼화기의 동기를 획득할 때 국한되는 문제지만 역혼화기와 혼화기 동기를 잡는데 최소 24개의 셀이 더 폐기가 된다. 그러므로 전체적으로 셀 동기 시간을 증가시키는 단점이 있다. 이러한 문제를 해결하기 위해서 본 발명에 의한 병렬 혼화기에서는 기존의 직렬 혼화기처럼 표본을 래치해두는 방법을 쓰지 않고 현재의 쉬프트 레지스터의 값을 이용해 정확한 211전의 표본값을 추출해내는 방법을 이용한다.On the other hand, as shown in FIG. 3, the HEC field configuration of the ATM cell in the DSS should send an exclusive logical sum of 211 samples to the HEC8 bit. Conventional serial transmit mixers use a method of latching data beforehand and adding the value to bit HEC8. However, this method has a problem that it is impossible to insert accurate sample values into the initial ATM cell. If the first cell does not contain the correct sample value, at least 24 more cells are discarded to synchronize the demixer with the mixer, although the problem is limited when the first demultiplexer is acquired. Therefore, there is a drawback of increasing the cell synchronization time as a whole. In order to solve this problem, the parallel mixer according to the present invention uses a method of extracting the exact sample value before 211 using the current shift register value without using the method of latching the sample like a conventional serial mixer.

첨부한 도면 도9는 현재 쉬프트 레지스터를 기준으로 211 클록 전의 PRBS를 추출하기 위한 이전 PRBS추출부(150)의 상세구성도이다.9 is a detailed configuration diagram of a previous PRBS extraction unit 150 for extracting a PRBS before 211 clocks based on a current shift register.

이에 도시된 바와 같이, 제1 내지 제6 배타적 논리합소자(150a - 150f)는, 상기 의사 랜덤 이진 시퀀스 발생부(110)에서 발생된 31비트의 PRBS중 선택적으로 3비트씩 배타적 논리합하게 된다. 그리고 제7 배타적 논리합소자(150g)는 상기 제1 및 제2 배타적 논리합소자(150a)(150b)에서 출력되는 신호를 다시 배타적 논리합하게 되고, 제8 배타적 논리합소자(150h)는 상기 제3 및 제4 배타적 논리합소자(150c)(150d)에서 각각 출력되는 신호를 배타적 논리합하게 된다. 아울러 제9배타적 논리합소자(150i)는 상기 제5 및 제6 배타적 논리합소자(150e)(150f)에서 각각 출력되는 신호를 논리합하게 되며, 제10 배타적 논리합소자(150j)는 상기 제7 내지 제9 배타적 논리합소자(150g - 150i)에서 각각 출력되는 신호를 배타적 논리합하여 그 결과치를 현재 쉬프트 레지스터를 기준으로 211클록 전의 PRBS값(s211)으로 출력하게 된다.As shown in the drawing, the first to sixth exclusive logical sum elements 150a to 150f selectively perform an exclusive logical sum of three bits among the 31 bits of PRBS generated by the pseudo random binary sequence generator 110. In addition, the seventh exclusive logical sum device 150g performs exclusive OR on the signals output from the first and second exclusive logical sum devices 150a and 150b, and the eighth exclusive logical sum device 150h includes the third and the third logical sums. The signals output from the four exclusive logical sum elements 150c and 150d are exclusive logical sums. In addition, the ninth exclusive logical sum device 150i performs a logical sum of the signals output from the fifth and sixth exclusive logical sum elements 150e and 150f, respectively, and the tenth exclusive logical sum device 150j includes the seventh through ninth elements. The exclusive ORs of the signals output from the exclusive OR elements 150g to 150i are respectively ORed, and the result is output as the PRBS value s211 of 211 clocks before the current shift register.

상기와 같은 이전 PRBS 추출부(150)에서의 이전 PRBS 추출과정을 수식으로 표현하면 다음과 같다.Expressing the previous PRBS extraction process in the previous PRBS extraction unit 150 as described above is as follows.

211T 이전의 쉬프트 레지스터값은,The shift register value before 211T is

R-211T= A-211 ⋅ R0가 된다.R -211T = A -211 ⋅ R 0 becomes

여기서, 상기 A-211벡터는 도10i와 같다.Here, the A- 211 vector is shown in FIG. 10I.

여기서 출력 표본값은,Where the output sample is

R-211(27) R-211T(30) = R0(0) R0(1) R0(5) R0(6) R0(7) R0(8) R0(9) R0(10) R0(11) R0(16) R0(17) R0(20) R0(21) R0(23) R0(24) R0(25) R0(28) R0(30) ...........식(4)가 된다.R -211 ( 27) R -211T (30) = R 0 (0) R 0 (1) R 0 (5) R 0 (6) R 0 (7) R 0 (8) R 0 (9) R 0 (10) R 0 (11) R 0 (16) R 0 (17) R 0 (20) R 0 (21) R 0 (23) R 0 (24) R 0 (25) R 0 (28) R 0 (30) ........... Equation (4).

그리고, 상기 특정 표본 추출부(140)는, 상기 현재 PRBS 추출부(130)에서 추출한 현재 PRBS중 표본1에 해당하는 PRBS만 추출하게 되며, 배타적 논리합소자(160)는 상기 현재 PRBS 추출부(130)에서 추출된 현재 PRBS와 송신 데이터를 배타적 논리합하여 송신 데이터를 혼화하게 된다. 아울러 제어신호 발생부(170)는 외부에서 입력되는 셀 시작 신호(start of cell)에 따라 CRC-8 계산 제어신호와 정확한 표본값을 삽입하기 위한 제어신호를 생성하게 되며, 그 제어신호에 따라 헤더 에러 제어 엔코더(180)는 상기 배타적 논리합소자(160)에서 얻어지는 혼화 데이터의 CRC-8 계산을 수행하고, 상기 특정 표본 추출부(140) 및 이전 PRBS 추출부(150)에서 각각 얻어지는 표본값을 상기 혼화 데이터의 소정 위치에 삽입하여 원하는 데이터 포맷(도3참조)으로 출력하게 된다.The specific sampling unit 140 extracts only the PRBS corresponding to the sample 1 of the current PRBS extracted by the current PRBS extraction unit 130, and the exclusive logical element 160 performs the current PRBS extraction unit 130. Exclusive logical OR of the current PRBS and the transmission data extracted in the C1) results in mixed transmission data. In addition, the control signal generator 170 generates a CRC-8 calculation control signal and a control signal for inserting an accurate sample value according to a start of cell input from the outside, and generates a header according to the control signal. The error control encoder 180 performs CRC-8 calculation on the mixed data obtained from the exclusive logical sum device 160, and stores the sample values obtained by the specific sampling unit 140 and the previous PRBS extraction unit 150, respectively. The data is inserted in a predetermined position of the mixed data and output in the desired data format (see FIG.

이렇게 혼화되어 출력되는 데이터는 역혼화기에 수신된다.This mixed and output data is received by the demixer.

도11은 상기와 같이 혼화기에서 혼화된 데이터를 수신하여 역혼화하는 본 발명에 의한 병렬 분산 표본 역혼화기의 구성도이다.11 is a block diagram of a parallel distributed sample demixer according to the present invention for receiving and demixing data mixed in a mixer as described above.

이에 도시된 바와 같이, 피드백되는 소정 클록후의 레지스터 상태값으로 수신 데이터의 역혼화를 위한 의사 랜덤 이진 시퀀스(PRBS)를 발생하는 의사 랜덤 이진 시퀀스 발생부(210)와; 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 얻어지는 PRBS중 수신 표본과 역혼화기 표본을 선택적으로 비교하여 상호 다를 경우 셀 처음에서 수신 쉬프트 레지스터를 정정하는 레지스터 정정부(220)와; 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 얻어지는 현재 PRBS로부터 상기 수신 표본중 특정 수신 표본만을 추출하고, 그 추출한 특정 수신 표본과 역혼화기 표본을 논리 연산하여 그 결과치를 현재 셀 표본값으로 출력하는 현재 셀 표본 산출부(230)와; 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 현재 PRBS로부터 넥스트 셀의 특정 표본값을 산출하는 넥스트 셀 표본 산출부(240)와; 셀 시작신호(start of cell)에 따라 혼화기와 동기화를 이루기 위해 동기 모드의 천이 제어신호를 발생하는 상태 머신 및 제어부(250)와; 상기 셀 시작 신호(start of cell)와 상태 머신 및 제어부(250)에서 출력되는 천이 제어신호와 상기 현재 셀 표본 산출부(230)에서 얻어지는 현재 셀의 특정 표본값을 논리 연산하여 그 결과치로 제1 및 제2 선택신호를 발생하는 선택신호 발생부(260)와; 상기 선택신호 발생부(260)에서 발생된 제1 및 제2 선택신호에 따라 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 발생된 PRBS와 상기 레지스터 정정부(220)에서 얻어지는 다수의 PRBS중 하나를 선택하여 출력하는 PRBS 선택기(270)와; 상기 PRBS 선택기(270)에서 출력되는 PRBS로부터 소정 클록후의 레지스터 상태값을 산출하는 레지스터 상태값 산출부(280)와; 상기 PRBS 선택기(270)에서 출력되는 PRBS로부터 병렬 PRBS를 산출하는 병렬 PRBS 산출부(290)와; 상기 병렬 PRBS 산출부(290)에서 산출된 병렬 PRBS와 수신 데이터를 논리 연산하여 그 결과치를 역혼화된 데이터로 출력하는 역혼화 데이터 출력부(300)로 구성된다.As shown therein, a pseudo random binary sequence generator 210 for generating a pseudo random binary sequence (PRBS) for demixing received data with a register state value after a predetermined clock fed back; A register correction unit 220 for selectively comparing the received samples and the demixer samples in the PRBS obtained by the pseudo random binary sequence generator 210 and correcting the reception shift register at the beginning of the cell if they differ from each other; A current sample which extracts only a specific received sample from the received sample from the current PRBS obtained by the pseudo random binary sequence generator 210, and logically computes the extracted specific received sample and the demixer sample, and outputs the result value as the current cell sample value A cell sample calculator 230; A next cell sample calculator 240 for calculating a specific sample value of the next cell from a current PRBS obtained by the pseudo random binary sequence generator; A state machine and a controller 250 for generating a transition control signal in a synchronous mode for synchronizing with the mixer according to a start of cell; The cell start signal and the transition control signal output from the state machine and the control unit 250 and the specific sample value of the current cell obtained by the current cell sample calculating unit 230 are logically calculated and the first value is used as the result. A selection signal generator 260 for generating a second selection signal; The PRBS generated by the pseudo random binary sequence generator 210 and one of a plurality of PRBSs obtained by the register correcting unit 220 according to the first and second selection signals generated by the selection signal generator 260 are selected. A PRBS selector 270 for selecting and outputting; A register state value calculating unit (280) for calculating a register state value after a predetermined clock from the PRBS output from the PRBS selector (270); A parallel PRBS calculator 290 for calculating parallel PRBS from the PRBS output from the PRBS selector 270; The parallel PRBS calculator 290 is configured to perform a logical operation on the parallel PRBS and the received data, and de-mixed data output unit 300 for outputting the result as de-mixed data.

상기에서 레지스터 정정부(210)는, 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 발생된 PRBS의 특정 표본과 상기 혼화기에서 얻어지는 특정 표본을 선택적으로 비교하여 그 결과치로 셀의 처음에서 수신 레지스터를 정정하는 제1 내지 제3 레지스터 정정기(221 - 223)로 구성된다.The register correction unit 210 selectively compares a specific sample of the PRBS generated by the pseudo random binary sequence generator 210 with a specific sample obtained from the mixer, and selects a receiving register at the beginning of the cell as a result. And first to third register correctors 221 to 223 to correct.

또한, 상기 제1레지스터 정정기(221)는, 입력되는 PRBS중 최하위비트를 위상반전시키는 제1인버터(221a)와; 상기 입력되는 PRBS중 제1 및 제3비트를 개별적으로 버퍼링하는 제1 내지 제3 버퍼(221b ~ 221d)와; 상기 입력되는 PRBS중 제4 내지 제7비트를 개별적으로 위상반전시키는 제2 내지 제5인버터(221e ~ 221h)와; 상기 입력되는 PRBS중 제8비트를 버퍼링하는 제4버퍼(221i)와; 상기 입력되는 PRBS중 제9 내지 제11비트를 개별적으로 위상반전시키는 제6 내지 제8인버터(221j ~ 221l)와; 상기 입력되는 PRBS중 제12비트를 버퍼링하는 제5버퍼(221m)와; 상기 입력되는 PRBS중 13비트를 위상반전시키는 제9인버터(221n)와; 상기 입력되는 PRBS중 제14비트 내지 제20비트를 개별적으로 버퍼링하는 제6 내지 제12버퍼(221o ~ 221u)와; 상기 입력되는 PRBS중 제21비트 및 제22비트를 개별적으로 위상반전시키는 제10 및 제11인버터(221v ~ 221w)와; 상기 입력되는 PRBS중 제23비트를 버퍼링하는 제13버퍼(221x)와; 상기 입력되는 PRBS중 제24비트를 위상반전시키는 제12인버터(221y)와; 상기 입력되는 PRBS중 제25비트를 버퍼링하는 제14버퍼(221z)와; 상기 입력되는 PRBS중 제26 내지 제29비트를 개별적으로 위상반전시키는 제13 내지 제16인버터(221a' ~ 221d')와; 상기 입력되는 PRBS중 제30비트를 버퍼링하는 제15버퍼(221e')로 구성된다.In addition, the first register corrector 221 includes: a first inverter 221a for reversing the least significant bit of the PRBS input; First to third buffers 221b to 221d for individually buffering first and third bits of the input PRBS; Second to fifth inverters (221e to 221h) for inverting phases of fourth to seventh bits of the input PRBS individually; A fourth buffer 221i for buffering an eighth bit of the input PRBS; Sixth to eighth inverters 221j to 221l for phase-inverting the ninth to eleventh bits of the input PRBS separately; A fifth buffer 221m buffering a twelfth bit of the input PRBS; A ninth inverter (221n) for inverting 13 bits of the input PRBS; Sixth to twelfth buffers 221o to 221u for individually buffering 14th to 20th bits of the input PRBS; A tenth and eleventh inverters (221v to 221w) for phase-inverting the 21st and 22nd bits of the input PRBS separately; A thirteenth buffer (221x) for buffering a twenty-third bit of the input PRBS; A twelfth inverter (221y) for inverting a phase 24 of the input PRBS; A fourteenth buffer 221z for buffering a 25 th bit of the input PRBS; A thirteenth to sixteenth inverters 221a 'to 221d' for separately inverting the 26th to 29th bits of the input PRBS; The fifteenth buffer 221e 'buffers the thirtieth bit of the PRBS.

또한, 상기 제2레지스터 정정기(222)는, 입력되는 PRBS중 최하위비트를 버퍼링하는 제1버퍼(222a)와; 상기 입력되는 PRBS중 제1 및 제4비트를 개별적으로 위상반전시키는 제1 내지 제4 인버터(222b ~ 222e)와; 상기 입력되는 PRBS중 제5 및 제6비트를 개별적으로 버퍼링하는 제2 및 제3 버퍼(222f ~ 222g)와; 상기 입력되는 PRBS중 제7 내지 제9비트를 개별적으로 위상반전시키는 제5 내지 제7인버터(222h ~ 222j)와; 상기 입력되는 PRBS중 제10비트를 버퍼링하는 제4버퍼(222k)와; 상기 입력되는 PRBS중 제11 내지 13비트를 개별적으로 위상반전시키는 제8 내지 제10인버터(222l ~ 222n)와; 상기 입력되는 PRBS중 14비트를 버퍼링하는 제5버퍼(222o)와; 상기 입력되는 PRBS중 제15비트 내지 제17비트를 개별적으로 위상반전시키는 제11 내지 제13인버터(222p ~ 222r)와; 상기 입력되는 PRBS중 제18 및 제19비트를 개별적으로 버퍼링하는 제6 및 제7 버퍼(222s ~ 222t)와; 상기 입력되는 PRBS중 제20 비트 내지 제24비트를 개별적으로 위상반전시키는 제14 내지 제18인버터(222u ~ 222y)와; 상기 입력되는 PRBS중 제25비트를 버퍼링하는 제8버퍼(z)와; 상기 입력되는 PRBS중 제26비트를 위상반전시키는 제19인버터(222a')와; 상기 입력되는 PRBS중 제27비트를 버퍼링하는 제9버퍼(222b')와; 상기 입력되는 PRBS중 제28 비트 내지 제30비트를 개별적으로 위상반전시키는 제20 내지 제22인버터(222c' ~ 222e')로 구성된다.The second register corrector 222 may further include: a first buffer 222a for buffering the least significant bit of the PRBS input; First to fourth inverters (222b to 222e) for respectively inverting phases of the first and fourth bits of the input PRBS; Second and third buffers 222f to 222g which individually buffer fifth and sixth bits of the input PRBS; Fifth to seventh inverters 222h to 222j for inverting phases of the seventh to ninth bits of the input PRBS separately; A fourth buffer 222k for buffering a tenth bit of the input PRBS; Eighth to tenth inverters (222l to 222n) for phase-inverting the eleventh to thirteenth bits of the input PRBS separately; A fifth buffer 222o buffering 14 bits of the input PRBS; An eleventh through thirteenth inverters (222p through 222r) for inverting phases of the fifteenth through seventeenth bits of the input PRBS separately; Sixth and seventh buffers 222s to 222t for individually buffering 18th and 19th bits of the input PRBS; Fourteenth through eighteenth inverters (222u through 222y) for inverting phases of the 20th through 24th bits of the input PRBS individually; An eighth buffer (z) for buffering a 25 th bit of the input PRBS; A nineteenth inverter (222a ') which inverts the 26th bit of the input PRBS; A ninth buffer 222b 'that buffers the 27th bit of the input PRBS; Twenty-second to twenty-second inverters (222c 'to 222e') which phase-inverts the 28th to 30th bits of the input PRBS individually.

또한, 상기 제3레지스터 정정기(223)는, 입력되는 PRBS중 최하위비트와 제1 내지 제3 비트를 개별적으로 위상반전시키는 제1 내지 제4 인버터(223a - 223d)와; 상기 입력되는 PRBS중 제4비트를 버퍼링하는 제1버퍼(223e)와; 상기 입력되는 PRBS중 제5 및 제6 비트를 개별적으로 위상반전시키는 제5 및 제6 인버터(223f ~ 223g)와; 상기 입력되는 PRBS중 제7비트를 버퍼링하는 제2버퍼(223h)와; 상기 입력되는 PRBS중 제8비트를 위상반전시키는 제7인버터(223i)와; 상기 입력되는 PRBS중 제9비트를 버퍼링하는 제3버퍼(223j)와; 상기 입력되는 PRBS중 제10비트를 위상반전시키는 제8인버터(223k)와; 상기 입력되는 PRBS중 제11비트를 버퍼링하는 제4버퍼(223l)와; 상기 입력되는 PRBS중 제12비트를 위상반전시키는 제9인버터(223m)와; 상기 입력되는 PRBS중 제13 및 제14비트를 개별적으로 버퍼링하는 제5 및 제6 버퍼(223n ~ 223o)와; 상기 입력되는 PRBS중 제15 내지 제17비트를 개별적으로 위상반전시키는 제10 내지 제12인버터(223p ~ 223r)와; 상기 입력되는 PRBS중 제18 및 제19비트를 개별적으로 버퍼링하는 제7 및 제8버퍼(223s ~ 223t)와; 상기 입력되는 PRBS중 제20비트를 위상반전시키는 제13인버터(223u)와; 상기 입력되는 PRBS중 제21 및 제22비트를 개별적으로 버퍼링하는 제9 및 제10버퍼(223v ~ 223w)와; 상기 입력되는 PRBS중 제23비트를 위상반전시키는 제14인버터(223x)와; 상기 입력되는 PRBS중 제24 내지 제26비트를 개별적으로 버퍼링하는 제11 내지 제13버퍼(223y ~ 223a')와; 상기 입력되는 PRBS중 제27비트를 위상반전시키는 제15인버터(223b')와; 상기 입력되는 PRBS중 제28 및 제29비트를 개별적으로 버퍼링하는 제14 및 제15버퍼(223c' ~ 223d')와; 상기 입력되는 PRBS중 제30비트를 위상반전시키는 제16인버터(223e')로 구성된다.The third register corrector 223 may further include: first to fourth inverters 223a to 223d for inverting the least significant bit and the first to third bits among the PRBSs inputted; A first buffer 223e for buffering a fourth bit of the input PRBS; Fifth and sixth inverters 223f to 223g which phase-invert the fifth and sixth bits of the input PRBS separately; A second buffer 223h for buffering a seventh bit of the input PRBS; A seventh inverter 223i for inverting the eighth bit of the input PRBS; A third buffer 223j for buffering a ninth bit of the input PRBS; An eighth inverter (223k) for phase inverting the tenth bit of the input PRBS; A fourth buffer 223l buffering an eleventh bit of the input PRBS; A ninth inverter (223m) for reversing the twelfth bit of the input PRBS; Fifth and sixth buffers 223n to 223o for individually buffering thirteenth and fourteenth bits of the input PRBS; Tenth to twelfth inverters 223p to 223r for phase-inverting the fifteenth to seventeenth bits of the input PRBS separately; Seventh and eighth buffers 223s to 223t for separately buffering 18th and 19th bits of the input PRBS; A thirteenth inverter (223u) for inverting a phase 20 of the input PRBS; Ninth and tenth buffers 223v to 223w for separately buffering twenty-first and twenty-second bits of the input PRBS; A fourteenth inverter (223x) for phase inverting the twenty-third bit of the input PRBS; An eleventh to thirteenth buffers (223y to 223a ') which individually buffer the 24th to 26th bits of the input PRBS; A fifteenth inverter (223b ') for reversing the 27th bits of the input PRBS; Fourteenth and fifteenth buffers 223c 'to 223d' which individually buffer the 28th and 29th bits of the PRBS; The sixteenth inverter 223e 'which phase-inverts the thirtieth bit of the input PRBS is configured.

또한, 상기 현재 셀 표본 산출부(230)는, 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 얻어지는 현재 PRBS로부터 -211에 해당하는 표본을 추출하는 제1 현재 셀 표본 추출기(231)와; 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 얻어지는 현재 PRBS로부터 1에 해당하는 표본을 추출하는 제2 현재 셀 표본 추출기(232)와; 상기 제1 및 제2 현재 셀 표본 추출기(231)(232)에서 각각 추출된 -211표본과 1표본을 역혼화기에서 얻어진 -211표본 및 1표본과 선택적으로 배타적 논리합하여 연산하는 논리 연산부(233)로 구성된다.The current cell sample calculator 230 may include a first current cell sampler 231 for extracting a sample corresponding to −211 from a current PRBS obtained by the pseudo random binary sequence generator 210; A second current cell sampler 232 for extracting a sample corresponding to 1 from the current PRBS obtained by the pseudo random binary sequence generator 210; Logical operation unit 233 for selectively and ORing the -211 sample and the one sample extracted by the first and second current cell samplers 231 and 232, respectively, with the -211 sample and the one sample obtained by the inverse mixer. It consists of.

또한, 상기 제1 현재 셀 표본 추출기(231)는, 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 얻어지는 31비트의 PRBS중 특정적으로 3비트씩 배타적 논리합하는 제1 내지 제7 배타적 논리합소자(231a ~ 231g)와; 상기 제1 및 제2배타적 논리합소자(231a ~ 231b)에서 각각 출력된 신호를 배타적 논리합하는 제8배타적 논리합소자(231h)와; 상기 제3 및 제4 배타적 논리합소자(231c ~ 231d)에서 각각 출력되는 신호를 배타적 논리합하는 제9배타적 논리합소자(231i)와; 상기 제5 내지 제7배타적 논리합소자(231e ~ 231g)에서 각각 출력되는 신호를 배타적 논리합하는 제10배타적 논리합소자(231j)와; 상기 제8 내지 제10 배타적 논리합소자(231h ~ 231j)에서 각각 출력된 신호를 배타적 논리합하여 그 결과치를 수신 PRBS중 -211표본에 대응하는 값으로 출력하는 제11배타적 논리합소자(231k)로 구성된다.In addition, the first current cell sampler 231 may include first to seventh exclusive logical OR elements 231a which are exclusively ORed by three bits from among 31 bits of PRBS obtained by the pseudo random binary sequence generator 210. 231 g); An eighth exclusive logical sum element (231h) for exclusively ORing the signals output from the first and second exclusive logical sum elements (231a to 231b), respectively; A ninth exclusive logical sum element 231i for exclusive OR of the signals output from the third and fourth exclusive logical sum elements 231c to 231d, respectively; A tenth exclusive logical sum element 231j for performing exclusive OR on the signals output from the fifth to seventh exclusive logical sum elements 231e to 231g, respectively; And an eleventh exclusive logical sum device 231k that performs exclusive OR on the signals output from the eighth to tenth exclusive logical sum elements 231h to 231j, and outputs a result value corresponding to the -211 sample in the received PRBS. .

또한, 상기 제2 현재 셀 표본 추출기(232)는, 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 얻어지는 31비트의 PRBS중 특정 2비트[(r21),(r(22)]만을 추출하고, 그 추출한 2비트를 배타적 논리합하여 그 결과치를 수신 PRBS중 1표본에 대응하는 값으로 출력하는 배타적 논리합소자(232a)로 구성된다.In addition, the second current cell sampler 232 extracts only two specific bits [(r21), (r (22)) from the 31-bit PRBS obtained by the pseudo random binary sequence generator 210, and It consists of an exclusive logical sum element 232a which exclusively ORs the extracted two bits and outputs the result as a value corresponding to one sample in the received PRBS.

또한, 상기 논리 연산부(233)는 상기 제1 현재 셀 표본 추출기(231)에서 추출한 -211표본과 역혼화기에서 얻어지는 -211표본을 배타적 논리합하는 제1 배타적 논리합소자(233a)와; 상기 제2 현재 셀 표본 추출기(232)에서 추출한 1표본과 역혼화기에서 얻어지는 1표본을 배타적 논리합하는 제2 배타적 논리합소자(233b)로 구성된다.In addition, the logic operation unit 233 may include a first exclusive logical OR element 233a for exclusive OR of the -211 sample obtained by the first current cell sampler 231 and the -211 sample obtained by the inverse mixer; And a second exclusive logical sum device 233b for exclusively ORing the one sample obtained by the second current cell sampler 232 and the one sample obtained by the inverse mixer.

상기에서, 넥스트 셀 표본 산출부(240)는, 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 얻어지는 현재 PRBS로부터 -211표본을 추출하여 넥스트 셀의 -211표본값으로 출력하는 제1 넥스트 셀 표본 추출기(241)와; 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 얻어지는 현재 PRBS로부터 1표본을 추출하여 넥스트 셀의 1표본값으로 출력하는 제2 넥스트 셀 표본 추출기(242)로 구성된다.In the above description, the next cell sample calculator 240 extracts a -211 sample from the current PRBS obtained by the pseudo random binary sequence generator 210 and outputs a -211 sample value of the next cell to the first next cell sample extractor. 241; The second random cell sampler 242 extracts one sample from the current PRBS obtained by the pseudo random binary sequence generator 210 and outputs one sample of the next cell.

또한, 상기 제1 넥스트 셀 표본 추출기(241)는, 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 얻어지는 31비트의 현재 PRBS중 특정적으로 3개의 비트[(r(2),r(6),r(9)]만을 추출한 후 이를 배타적 논리합하여 그 결과치를 넥스트 셀 -211표본값(a245)으로 출력하는 배타적 논리합소자(241a)로 구성된다.In addition, the first next cell sampler 241 may include three bits specifically (31 (r), r (6), of the 31-bit current PRBS obtained from the pseudo random binary sequence generator 210). r &lt; 9 &gt;] and then exclusive OR, and outputs the result as the next cell-211 sample value a245.

또한, 상기 제2 넥스트 셀 표본 추출기(242)는, 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 얻어지는 31비트의 현재 PRBS중 특정적으로 3개의 비트[r(1),r(4),r(7)], [r(19),r(21),r(29)]만을 추출하고, 이를 개별적으로 배타적 논리합하는 제1 및 제2 배타적 논리합소자(242a)(242b)와; 상기 제1 및 제2 배타적 논리합소자(242a)(242b)에서 각각 출력되는 신호를 배타적 논리합하여 그 결과치를 넥스트 셀 1표본값으로 출력하는 제3배타적 논리합소자(242c)로 구성된다.In addition, the second next cell sampler 242 may include three bits (r (1), r (4), r specifically among the 31-bit current PRBS obtained by the pseudo random binary sequence generator 210). (7)], the first and second exclusive logical sum elements 242a and 242b which extract only the [r (19), r (21), r (29)] and separately exclusive OR this; And a third exclusive logical sum element 242c that exclusively OR the signals output from the first and second exclusive OR elements 242a and 242b, respectively, and output the result as the next cell sample value.

이와 같이 구성된 본 발명에 의한 병렬 분산 표본 역혼화기는,Parallel distributed sample demixer according to the present invention configured as described above,

먼저 의사 랜덤 이진 시퀀스 발생부(210)에서는 레지스터 상태값 산출부(280)에서 얻어지는 8클록이 지난 후의 레지스터 상태값을 입력받아 내부의 31개의 병렬 플립플롭을 이용하여 31비트의 의사 랜덤 이진 시퀀스(PRBS)를 발생하게 된다.First, the pseudo random binary sequence generator 210 receives a register state value after 8 clocks obtained by the register state value calculator 280 and uses a 31-bit internal flip-flop to generate a 31-bit pseudo random binary sequence ( PRBS).

이와 같이 발생된 PRBS는 레지스터 정정부(220), 현재 셀 표본 추출부(230), 넥스트 셀 표본 추출부(240)에 각각 입력되어 지며, 상기 레지스터 정정부(220)는 그 입력되는 31비트의 PRBS를 이용하여 셀의 첫 시작 바이트에서 모든 정정을 수행한다.The PRBS generated as described above is input to the register correcting unit 220, the current cell sampling unit 230, and the next cell sampling unit 240, respectively. PRBS is used to perform all corrections at the first start byte of the cell.

즉, 기존의 직렬 역혼화기에서는 정정을 하기 위해서 C 정정 벡터를 이용해서 표본을 추출하기 바로 직전에 수신 쉬프트 레지스터를 정정하는데, 본 발명에 의한 병렬 역혼화기에서는 셀의 첫 시작 바이트에서 모든 정정을 수행하고, 또한 직렬 역혼화기가 32번의 정정이 필요한데 비해 셀의 시작에서 16번의 정정만으로 레지스터의 정정이 이루어지도록 한다.That is, the conventional serial demixer corrects the reception shift register just before sampling using a C correction vector to perform correction. In the parallel demixer according to the present invention, all corrections are performed at the first start byte of a cell. In addition, while the serial demixer requires 32 corrections, only 16 corrections are performed at the start of the cell to allow the register to be corrected.

이를 위해서는 C 정정 벡터를 변경해야 하며, 또한 송신된 표본 값 2개를 셀 시작 전에 미리 알아야 한다. 따라서 표본-211과 표본1은 송신 데이터에서 추출한 두 개의 표본이 되고, 이와 대응되는 수신 쉬프트 레지스터의 표본값을 구해서 비교한 후 그 결과에 따라 쉬프트 레지스터를 정정한다.This requires changing the C correction vector and also knowing two transmitted sample values before cell start. Therefore, sample-211 and sample 1 become two samples extracted from the transmission data. The sample values of the corresponding reception shift registers are obtained, compared, and corrected according to the result.

쉬프트 레지스터의 PRBS 발생 기준 시점을 HEC 필드의 첫 시작 비트에서 셀 시작 비트로 바꾸면 표본1은 33단위 시간이 경과한 후의 표본값이고, 표본-211은 179단위 시간 전의 표본 값이 된다.When the PRBS occurrence reference point of the shift register is changed from the first start bit of the HEC field to the cell start bit, sample 1 is the sample value after 33 unit time elapses, and sample-211 is the sample value before 179 unit time.

여기서 표본 -211을 구해보면 다음과 같다.Here, sample -211 is obtained as follows.

R-179T= A-179 ⋅ R0 R -179T = A -179 ⋅ R 0

상기에서 A-179벡터는 도19a와 같다.The A- 179 vector is as shown in Fig. 19A.

따라서 표본 -211 = R30(-179) R28(-179)Therefore, sample -211 = R30 (-179) R28 (-179)

= R30(0) R29(0) R28(0) R27(0) R26(0) R25(0) R24(0) R23(0) R22(0) R21(0) R17(0) R15(0) R13(0) R12(0) R10(0) R9(0) R8(0) R3(0) R2(0) R1(0) R0(0) .......식(5).= R30 (0) R29 (0) R28 (0) R27 (0) R26 (0) R25 (0) R24 (0) R23 (0) R22 (0) R21 (0) R17 (0) R15 (0) R13 (0) R12 (0) R10 (0) R9 (0) R8 (0) R3 (0) R2 (0) R1 (0) R0 (0) ......... (5).

그리고 표본 1을 구해보면 다음과 같다.And sample 1 is as follows.

R33T= A33 ⋅ R0 R 33T = A 33 ⋅ R 0

상기에서 A33벡터는 도19b와 같다.The A 33 vector is shown in FIG. 19B.

따라서 표본 1 = R30(33) R28(33)Thus sample 1 = R30 (33) R28 (33)

= R28(0) R22(0) ..........식(6).= R28 (0) R22 (0) ..... Equation (6).

이에 따라 현재 셀 표본 추출부(230)내의 제1 현재 셀 표본 추출기(231)는 상기 식(5)을 이용하여 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 발생된 31비트의 PRBS로부터 수신측 쉬프트 레지스터중 표본-211에 해당하는 표본값을 추출하게 된다.Accordingly, the first current cell sampler 231 in the current cell sampler 230 receives a shift from the 31-bit PRBS generated by the pseudo random binary sequence generator 210 using Equation (5). The sample value corresponding to sample-211 in the register is extracted.

즉, 도12에 도시된 바와 같이 상기 제1 현재 셀 표본 추출기(231)는, 제1 내지 제7 배타적 논리합소자(231a ~ 231g)로 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 발생된 31비트의 PRBS를 선택적으로 3비트씩 배타적 논리합하게 된다. 아울러 제8 배타적 논리합소자(231h)는 상기 제1 및 제2 배타적 논리합소자(231a ~ 231b)에서 각각 출력되는 신호를 다시 배타적 논리합하게 되고, 제9 배타적 논리합소자(231i)는 상기 제3 및 제4 배타적 논리합소자(231c ~ 231d)에서 각각 출력되는 신호를 다시 배타적 논리합하게 되며, 제10 배타적 논리합소자(231j)는 상기 제5 및 제7 배타적 논리합소자(231e ~ 231g)에서 각각 출력되는 신호를 각각 배타적 논리합하게 된다. 그러면 제11 배타적 논리합소자(231k)는 상기 제8 및 제10 배타적 논리합소자(231h ~ 231j)에서 각각 출력되는 신호를 다시 배타적 논리합하여 그 결과치를 -211표본에 대응하는 표본값(b179)으로 출력하게 된다.That is, as shown in FIG. 12, the first current cell sampler 231 is 31 bits generated by the pseudo random binary sequence generator 210 using first to seventh exclusive logical sum elements 231a to 231g. The exclusive PRBS of 3 bits is selectively ORed. In addition, the eighth exclusive logical sum device 231h performs exclusive OR on the signals output from the first and second exclusive logical sum elements 231a to 231b, respectively, and the ninth exclusive logical sum element 231i is configured as the third and the third logic elements. The signals output from the four exclusive logical sum elements 231c to 231d are respectively exclusive ORed again, and the tenth exclusive logical sum element 231j receives the signals output from the fifth and seventh exclusive logical sum elements 231e to 231g, respectively. Each of which is exclusive OR. Then, the eleventh exclusive logical sum device 231k performs exclusive OR on the signals output from the eighth and tenth exclusive logical sum elements 231h to 231j, respectively, and outputs the result as a sample value b179 corresponding to the -211 sample. Done.

또한, 현재 셀 표본 추출부(230)내의 제1 현재 셀 표본 추출기(232)는 상기 식(6)을 이용하여 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 발생된 31비트의 PRBS로부터 수신측 쉬프트 레지스터중 표본1에 해당하는 표본값을 추출하게 된다.In addition, the first current cell sampler 232 in the current cell sampler 230 receives a shift from a 31-bit PRBS generated by the pseudo random binary sequence generator 210 using Equation (6). The sample value corresponding to sample 1 of the register is extracted.

즉, 도13에 도시된 바와 같이, 상기 제2 현재 셀 표본 추출기(232)는, 내부의 배타적 논리합소자(232a)로 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 출력되는 31비트의 PRBS중 선택적으로 2개의 비트[r(21),r(22)]만을 취하여 배타적 논리합하게 되고, 그 결과치를 1표본에 해당하는 표본값(a33)으로 출력하게 된다.That is, as shown in FIG. 13, the second current cell sampler 232 is selectively selected from 31 bits of PRBS output from the pseudo random binary sequence generator 210 to an exclusive logic sum element 232a therein. By taking only two bits (r (21), r (22)), an exclusive OR is performed, and the result is output as a sample value a33 corresponding to one sample.

상기와 같은 계산으로 취한 역혼화기의 표본과 수신한 표본을 비교하여 수신단의 레지스터를 정정하게 된다. 여기서 정정을 하기 위해서는 정정할 시간과 정정 벡터가 필요한데 기존의 직렬 역혼화기의 정정 시간은 표본을 취하기 바로 직전(셀 시작을 기준으로 할 때 33 단위시간 후와 245 단위시간 후)과 정정 벡터는 CT= [0010001101110011001110110010110]가 된다.The register of the receiver is corrected by comparing the sample of the demixer and the sample received by the above calculation. In order to make a correction, a time to correct and a correction vector are required. The correction time of a conventional serial demixer is immediately before sampling (33 unit time and 245 unit time at the start of the cell), and the correction vector is C. T = [0010001101110011001110110010110].

반면, 본 발명에 의한 병렬 혼화기는 정정 시간을 셀의 시작 시간으로 설정하고, 정정벡터는 역혼화기의 표본과 수신한 표본을 비교해서 서로 다른 정정 벡터를 이용하여 쉬프트 레지스터를 정정한다. 그리고 위의 정정 과정은 동기 획득 상태에서만 이루어진다.On the other hand, the parallel mixer according to the present invention sets the correction time as the start time of the cell, and the correction vector compares the sample of the inverse mixer with the received sample and corrects the shift register using different correction vectors. The above correction process is performed only in the synchronization acquisition state.

여기서 상기 정정 벡터는 다음과 같다.Here, the correction vector is as follows.

수신 표본과 역혼화기의 표본이 같을 경우, 정정 과정은 이루어지지 않는다.If the sample received is the same as that of the demixer, no correction is made.

그리고 수신 표본 -211과 역혼화기의 표본 -211이 다를 경우, 셀 시작을 기준으로 할 때 33 단위시간후에 C(정정벡터)를 이용해서 정정하는 대신 셀의 처음에 A-33 ⋅ C를 이용하여 정정한다.If the received sample -211 is different from that of the inverse mixer, -33 at the beginning of the cell, instead of using C (correction vector) after 33 unit time, ⋅ Correct using C.

(A-33 ⋅ C)T= [1111001110111011100111110101110] .....식(7).(A -33 ⋅ C) T = [1111001110111011100111110101110] ..... Formula (7).

또한, 수신 표본 1과 역혼화기의 표본 1이 다를 경우, 셀 시작을 기준으로 할 때 245 단위시간 후에 C를 이용해서 정정하는 대신 셀의 처음에 A-245 ⋅ C를 이용하여 정정한다.Also, if the received sample 1 and the sample 1 of the demixer are different, A -245 at the beginning of the cell instead of correcting using C after 245 unit time based on the start of the cell. ⋅ Correct using C.

(A-245 ⋅ C)T= [0001111011101000000011010111101] .....식(8).(A -245 ⋅ C) T = [0001111011101000000011010111101] ..... Equation (8).

또한, 수신 표본과 역혼화기의 표본이 모두 다를 경우, 셀 시작을 기준으로 할 때 33 단위시간후와 245 단위시간후에 C를 이용하여 정정하는 대신 셀의 처음에, (A-33 ⋅ C) (A-245 ⋅ C)를 이용하여 정정한다.In addition, if the sample of the receiving sample and the demixer are different, at the beginning of the cell instead of correcting using C after 33 unit time and 245 unit time at the beginning of the cell, (A -33) ⋅ C) (A -245 ⋅ Correct using C).

[(A-33 ⋅ C) (A-245 ⋅ C)]T= [0001111011101000000011010111101]....식(9).[(A -33 ⋅ C) (A -245 ⋅ C)] T = [0001111011101000000011010111101] .... Formula (9).

여기서 레지스터 정정부(220)내의 제1 내지 제3 레지스터 정정기(221 ~ 223)는 도14 내지 도16과 같은 내부 로직을 이용하여 상기와 같은 정정 과정을 수행한다.In this case, the first to third register correctors 221 to 223 in the register correcting unit 220 perform the above-described correction process using internal logic as shown in FIGS. 14 to 16.

한편, 역혼화기가 정상 모드 상태일 때는 헤더 에러 제어 과정이 정상적으로 이루어져야한다. 그러기 위해서는 넥스트 셀에 대한 예측 표본값을 구해서 송신한 셀의 HEC 필드 상위 2비트에 배타적 논리합 함으로써 표본값에 의한 영향을 없애고 정상적으로 헤더 에러 제어 과정이 이루어지도록 한다.On the other hand, when the demixer is in the normal mode, the header error control process should be performed normally. To do this, the predicted sample value for the next cell is obtained and the exclusive OR is performed on the upper 2 bits of the HEC field of the transmitted cell to remove the influence of the sample value and to control the header error normally.

셀의 첫 바이트를 기준 시간으로 설정하면, 넥스트 셀에 대한 예측 표본값은 다음과 같다.If the first byte of the cell is set as the reference time, the prediction sample value for the next cell is as follows.

넥스트 셀의 표본-211값(현재를 기준으로 245 단위시간 지난 후의 값)은,The sample-211 value (the value after 245 unit time from the present time) of the next cell,

R245T= A245 ⋅ R0 R 245T = A 245 ⋅ R 0

여기서 A245벡터는 도면 도19c와 같다.Here, the A 245 vector is shown in FIG. 19C.

이에 따라 넥스트 셀 표본 -211 = R30(245) R28(245)Next, the next cell sample -211 = R30 (245) R28 (245)

= R9(0) R6(0) R2(0) ........식(10)이 된다.= R9 (0) R6 (0) R2 (0) ..... Equation (10)

또한, 넥스트 셀의 표본 1값(현재를 기준으로 457 단위시간 지난 후의 값)은,In addition, the sample 1 value of the next cell (the value after 457 unit time passed from the present time) is,

R457T= A457 ⋅ R0이다.R 457T = A 457 ⋅ R 0 .

여기서, A457벡터는 도면 도19d와 같다.Here, the A 457 vector is shown in FIG.

이에 따라 넥스트 셀 표본 1 = R30(457) R28(457)Next cell sample 1 = R30 (457) R28 (457)

= R29(0) R21(0) R18(0) R7(0) R4(0) R1(0) ....식(11)이 된다.= R29 (0) R21 (0) R18 (0) R7 (0) R4 (0) R1 (0) .... (11).

첨부한 도면 도17은 상기와 같은 식(10)을 이용하여 넥스트 셀 표본 -211의 표본값을 예측하기 위한 제1 넥스트 셀 표본 추출기(241)의 구성이다.17 is a configuration of a first next cell sampler 241 for predicting a sample value of the next cell sample -211 using the above equation (10).

즉, 배타적 논리합소자(241a)로 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 발생된 31비트의 PRBS중 선택적으로 3비트[r(2),r(6),r(9)]만을 취하여 배타적 논리합하여 그 결과치(a245)를 넥스트 셀 -211 표본값을 예측한 값으로 출력하게 된다.That is, the exclusive logical sum element 241a selectively takes only 3 bits [r (2), r (6), r (9)] out of 31 bits of PRBS generated by the pseudo random binary sequence generator 210. The result of the OR is output as a result of predicting the next cell-211 sample value.

첨부한 도면 도18은 상기와 같은 식(11)을 이용하여 넥스트 셀 표본 1의 표본값을 예측하기 위한 제2 넥스트 셀 표본 추출기(242)의 구성이다.18 is a configuration of a second next cell sampler 242 for predicting a sample value of the next cell sample 1 using the above equation (11).

즉, 제1 배타적 논리합소자(242a)는 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 발생된 31비트의 PRBS중 선택적으로 3비트[r(1),r(4),r(7)]만을 취하여 배타적 논리합하게 되고, 제2 배타적 논리합소자(24b)는 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 발생된 31비트의 PRBS중 선택적으로 3비트[r(19),r(21),r(23)]만을 위하여 배타적 논리합 한다. 그러면 제3 배타적 논리합소자(242c)는 상기 제1 및 제2 배타적 논리합소자(242a)(242b)에서 각각 출력되는 신호를 다시 배타적 논리합하여 그 결과치(a457)를 넥스트 셀 1 표본값을 예측한 값으로 출력하게 된다.That is, the first exclusive logical sum element 242a selectively selects only 3 bits [r (1), r (4), r (7)] among the 31 bits of PRBS generated by the pseudo random binary sequence generator 210. The second exclusive logical sum element 24b is selectively 3 bits [r (19), r (21), r (of 31 bits of PRBS generated by the pseudo random binary sequence generator 210). 23)] exclusive exclusively for Then, the third exclusive logical sum element 242c performs exclusive OR on the signals output from the first and second exclusive logical sum elements 242a and 242b, respectively, and predicts the next value of the next cell 1 sample value (a457). Will output

한편, 상태 머신 및 제어부(250)는 입력되는 셀 시작 신호(start of cell)에 따라 혼화기와 역혼화기의 동기를 위한 상태 제어신호를 발생하게 되며, 선택신호 발생부(260)는 내부의 제1 및 제2 앤드게이트(261)(262)로 상기 상태 머신 및 제어부(250)에서 출력되는 천이 제어신호와 상기 현재 셀 표본 산출부(230)에서 얻어지는 현재 셀의 특정 표본값을 논리 연산하여 그 결과치로 제1 및 제2 선택신호를 발생하게 된다.Meanwhile, the state machine and the control unit 250 generate a state control signal for synchronizing the mixer and the demixer according to the input cell start signal (start of cell), and the selection signal generator 260 has a first internal signal. And a result of performing a logical operation on a transition control signal output from the state machine and the controller 250 to a second end gate 261 and 262 and a specific sample value of the current cell obtained by the current cell sample calculator 230. The first and second selection signals are generated.

이렇게 발생되는 선택신호에 따라 PRBS 선택기(270)는, 상기 의사 랜덤 이진 시퀀스 발생부(210)에서 발생된 PRBS와 상기 레지스터 정정부(220)에서 얻어지는 다수의 PRBS중 하나를 선택하여 출력하게 된다.According to the selection signal generated in this way, the PRBS selector 270 selects and outputs one of the PRBS generated by the pseudo random binary sequence generator 210 and a plurality of PRBSs obtained by the register correction unit 220.

상기와 같이 선택되어 출력되는 PRBS는 레지스터 상태값 산출부(280)에 피드백 되며, 레지스터 상태값 산출부(280)는 그 피드백 되는 PRBS로 8클록이 지난 후의 레지스터 상태값을 산출하여 상기 의사 랜덤 이진 시퀀스 발생부(210)에 피드백 시킨다.The PRBS selected and outputted as described above is fed back to the register state value calculating unit 280, and the register state value calculating unit 280 calculates the register state value after 8 clocks with the fed back PRBS to generate the pseudo random binary. Feedback to the sequence generator 210.

또한, 병렬 PRBS 산출부(290)는 상기 PRBS 선택기(270)에서 출력되는 PRBS로부터 한 클록에 8개의 PRBS가 동시에 출력되도록 병렬 PRBS를 제어하게 되며, 역혼화 데이터 출력부(300)는 상기 병렬 PRBS 산출부(290)에서 산출된 병렬 PRBS와 수신 데이터를 논리 연산하여 그 결과치를 역혼화된 데이터로 출력하게 되는 것이다.In addition, the parallel PRBS calculator 290 controls the parallel PRBS to simultaneously output eight PRBS on one clock from the PRBS output from the PRBS selector 270, the demixed data output unit 300 is the parallel PRBS The parallel PRBS and the received data calculated by the calculator 290 are logically operated, and the result values are output as demixed data.

이상에서 상술한 바와 같이 본 발명은, 분산 표본 혼화기 및 역혼화기의 혼화 및 역혼화 과정이 병렬로 처리되도록 혼화기 및 역혼화기를 병렬로 구현함으로써, 혼화기 및 역혼화기를 저속으로 동작시키면서도 고속의 데이터 처리가 가능하여 혼화 및 역혼화의 신뢰성 향상을 도모할 수 있는 이점이 있다.As described above, the present invention implements the mixer and the reverse mixer in parallel so that the mixing and demixing processes of the distributed sample mixer and the reverse mixer are processed in parallel, thereby operating the mixer and the reverse mixer at a low speed. It is possible to process the data, thereby improving the reliability of mixing and demixing.

또한, 혼화기 및 역혼화기를 ASIC칩화 하였을 경우 고속 디바이스를 사용하지 않고도 높은 속도의 데이터 처리가 가능한 효과가 있다.In addition, when the mixer and the reverse mixer are ASIC chips, high speed data processing can be performed without using a high-speed device.

또한, 사용의 병렬처리 칩과의 인터페이스시 직렬/병렬 변환 과정 없이 직접 인터페이스가 가능하므로 전체적인 시스템의 안정성과 신뢰도를 증가시킬 수 있는 이점이 있다.In addition, since the interface can be directly interfaced with the parallel processing chip without using the serial / parallel conversion process, there is an advantage to increase the stability and reliability of the overall system.

Claims (18)

분산 표본 혼화기에 있어서,In a distributed sample mixer, 입력 신호를 다수개의 플립플롭으로 순차 래치하여 송신할 데이터의 혼화를 위한 의사 랜덤 이진 시퀀스(PRBS)를 생성하는 의사 랜덤 이진 시퀀스 발생부와;A pseudo random binary sequence generator for sequentially latching an input signal into a plurality of flip-flops to generate a pseudo random binary sequence (PRBS) for mixing data to be transmitted; 상기 의사 랜덤 이진 시퀀스 발생부에서 출력되는 PRBS로부터 직렬 클록이 소정개 경과한 후의 레지스터 상태값을 계산하는 레지스터값 계산부와;A register value calculation unit for calculating a register state value after a predetermined number of serial clocks have passed from the PRBS output from the pseudo random binary sequence generator; 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 PRBS로부터 현재 PRBS를 추출하는 현재 PRBS 추출부와;A current PRBS extractor for extracting a current PRBS from the PRBS generated by the pseudo random binary sequence generator; 상기 현재 PRBS 추출부에서 추출한 현재 PRBS중 특정 표본에 해당하는 PRBS만 추출하는 특정 표본 추출부와;A specific sampling unit configured to extract only a PRBS corresponding to a specific sample of the current PRBS extracted by the current PRBS extracting unit; 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 PRBS로부터 이전 PRBS를 추출하는 이전 PRBS 추출부와;A previous PRBS extractor for extracting a previous PRBS from the PRBS generated by the pseudo random binary sequence generator; 상기 현재 PRBS 추출부에서 추출된 현재 PRBS와 송신 데이터를 배타적 논리합하여 송신 데이터를 혼화하는 배타적 논리합소자와;An exclusive logical sum device for mixing the current data with the exclusive PR of the current PRBS extracted by the current PRBS extractor and mixing the transmission data; 셀 시작 신호에 따라 CRC-8 계산 제어신호와 정확한 표본값을 삽입하기 위한 제어신호를 생성하는 제어신호 발생부와;A control signal generator for generating a control signal for inserting a CRC-8 calculation control signal and an accurate sample value according to the cell start signal; 상기 제어신호 발생부에서 생성된 각각의 제어신호에 따라 상기 배타적 논리합소자에서 얻어지는 혼화 데이터의 CRC-8 계산을 수행하고, 상기 특정 표본 추출부 및 이전 PRBS 추출부에서 각각 얻어지는 표본값을 상기 혼화 데이터의 소정 위치에 삽입하여 원하는 데이터 포맷으로 출력하는 헤더 에러 제어 엔코더를 포함하여 구성된 것을 특징으로 하는 병렬 분산 표본 혼화기.The CRC-8 calculation of the mixed data obtained from the exclusive logical element is performed according to each control signal generated by the control signal generator, and the sample values obtained from the specific sampling unit and the previous PRBS extraction unit are respectively used for the mixed data. And a header error control encoder for inserting at a predetermined position and outputting the data in a desired data format. 제1항에 있어서, 상기 특정 표본 추출부는 상기 현재 PRBS 추출부에서 추출된 PRBS중 표본1에 해당하는 PRBS만을 추출하는 것을 특징으로 하는 병렬 분산 표본 혼화기.The parallel distributed sample mixer of claim 1, wherein the specific sampling unit extracts only PRBS corresponding to sample 1 of the PRBS extracted by the current PRBS extraction unit. 제1항에 있어서, 상기 레지스터값 계산부는, 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 31개의 PRBS중 임의의 PRBS를 2비트씩 선택적으로 배타적 논리합하는 제1 내지 제8 배타적 논리합소자와;2. The apparatus of claim 1, wherein the register value calculator comprises: first to eighth exclusive logical OR elements for selectively ORing any PRBS of 31 PRBSs generated by the pseudo random binary sequence generator by two bits; 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 31개의 PRBS중 상위 8비트의 래치하여 상위 8비트 후의 8비트 레지스터값으로 출력하는 제1래치와;A first latch for latching the upper 8 bits of the 31 PRBSs generated by the pseudo random binary sequence generator and outputting the upper 8 bits to an 8-bit register value; 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 31개의 PRBS중 상위 8비트의 다음 8비트 데이터를 래치하여 상위 8비트의 레지스터값으로 출력하는 제2래치와;A second latch for latching the next 8-bit data of the upper 8 bits among the 31 PRBSs generated by the pseudo random binary sequence generator and outputting the upper 8-bit register value; 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 31개의 PRBS중 상기 제2래치에서 래치한 8비트 데이터에 연이은 7비트 데이터를 각각 버퍼링하여 출력하는 제1 내지 제7 버퍼로 구성됨을 특징으로 하는 병렬 분산 표본 혼화기.Parallel distributed samples comprising first to seventh buffers which buffer and output 7-bit data subsequent to 8-bit data latched by the second latch among 31 PRBSs generated by the pseudo random binary sequence generator. Admixtures. 제1항에 있어서, 상기 현재 PRBS 추출부는, 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 31개의 PRBS중 임의의 PRBS를 2비트씩 선택적으로 배타적 논리합하여 그 결과치를 현재 8비트 PRBS로 출력하는 제1 내지 제8 배타적 논리합소자로 구성됨을 특징으로 하는 병렬 분산 표본 혼화기.The first PRBS extractor of claim 1, wherein the current PRBS extractor selectively and ORs any PRBS of 31 PRBSs generated by the pseudo random binary sequence generator by 2 bits and outputs a result value of the current 8-bit PRBS. And an eighth exclusive logical summation device. 제1항에 있어서, 상기 이전 PRBS 추출부는, 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 31개의 PRBS중 임의의 PRBS를 3비트씩 선택적으로 배타적 논리합하는 제1 내지 제6 배타적 논리합소자와;2. The apparatus of claim 1, wherein the previous PRBS extracting unit comprises: first to sixth exclusive logical OR elements for selectively ORing any PRBS of 31 PRBSs generated by the pseudo random binary sequence generator by 3 bits; 상기 제1 및 제2 배타적 논리합소자에서 각각 출력되는 신호를 배타적 논리합하는 제7배타적 논리합소자와;A seventh exclusive OR device configured to exclusive OR the signals output from the first and second exclusive OR devices, respectively; 상기 제3 및 제4 배타적 논리합소자에서 각각 출력되는 신호를 배타적 논리합하는 제8배타적 논리합소자와;An eighth exclusive OR device configured to exclusive OR the signals output from the third and fourth exclusive OR devices, respectively; 상기 제5 및 제6 배타적 논리합소자에서 각각 출력되는 신호를 배타적 논리합하는 제9배타적 논리합소자와;A ninth exclusive OR device configured to exclusive OR the signals output from the fifth and sixth exclusive OR devices, respectively; 상기 제7 내지 제9 배타적 논리합소자에서 각각 출력되는 신호를 배타적 논리합하여 그 결과치를 이전 PRBS로 출력하는 제10배타적 논리합소자로 구성됨을 특징으로 하는 병렬 분산 표본 혼화기.And a tenth exclusive logic summation device configured to perform an exclusive OR on the signals output from the seventh to ninth exclusive logic sum elements, and output the result to the previous PRBS. 분산 표본 역혼화기에 있어서,In a distributed sample demixer, 피드백 되는 소정 클록후의 레지스터 상태값으로 수신 데이터의 역혼화를 위한 의사 랜덤 이진 시퀀스를 발생하는 의사 랜덤 이진 시퀀스 발생부와;A pseudo random binary sequence generator for generating a pseudo random binary sequence for demixing received data to a register state value after a predetermined clock fed back; 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 PRBS중 수신 표본과 역혼화기 표본을 선택적으로 비교하여 상호 다를 경우 셀 처음에서 수신 쉬프트 레지스터를 정정하는 레지스터 정정부와;A register correction unit for selectively comparing a reception sample and a demixer sample in the PRBS obtained by the pseudo random binary sequence generator and correcting the reception shift register at the beginning of a cell if they differ from each other; 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 현재 PRBS로부터 상기 수신 표본중 특정 수신 표본만을 추출하고, 그 추출한 특정 수신 표본과 역혼화기 표본을 논리 연산하여 그 결과치를 현재 셀 표본값으로 출력하는 현재 셀 표본 산출부와;Calculate a current cell sample from the current PRBS obtained by the pseudo random binary sequence generator, extract only a specific received sample from the received sample, perform a logical operation on the extracted specific received sample and the demixer sample, and output the result as the current cell sample value. Wealth; 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 현재 PRBS로부터 넥스트 셀의 특정 표본값을 산출하는 넥스트 셀 표본 산출부와;A next cell sample calculator for calculating a specific sample value of the next cell from the current PRBS obtained by the pseudo random binary sequence generator; 셀의 시작신호에 따라 혼화기와 동기화를 이루기 위해 동기 모드의 천이 제어신호를 발생하는 상태 머신 및 제어부와;A state machine and a control unit for generating a transition control signal in a synchronous mode to synchronize with the mixer according to the start signal of the cell; 상기 셀 시작 신호와 상태 머신 및 제어부에서 출력되는 천이 제어신호와 상기 현재 셀 표본 산출부에서 얻어지는 현재 셀의 특정 표본값을 논리 연산하여 그 결과치로 제1 및 제2 선택신호를 발생하는 선택신호 발생부와;Generating a selection signal for generating a first and second selection signal as a result of the logical operation of the cell start signal and the transition control signal output from the state machine and the control unit and the specific sample value of the current cell obtained by the current cell sample calculating unit. Wealth; 상기 선택신호 발생부에서 발생된 제1 및 제2 선택신호에 따라 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 PRBS와 상기 레지스터 정정부에서 얻어지는 PRBS중 하나를 선택하여 출력하는 PRBS 선택기와;A PRBS selector for selecting and outputting one of the PRBS generated by the pseudo random binary sequence generator and the PRBS obtained by the register correcting unit according to the first and second selection signals generated by the selection signal generator; 상기 PRBS 선택기에서 출력되는 PRBS로부터 소정 클록후의 레지스터 상태값을 산출하는 레지스터 상태값 산출부와;A register state value calculating section for calculating a register state value after a predetermined clock from the PRBS output from the PRBS selector; 상기 PRBS 선택기에서 출력되는 PRBS로부터 병렬 PRBS를 산출하는 병렬 PRBS 산출부와;A parallel PRBS calculator configured to calculate parallel PRBS from the PRBS output from the PRBS selector; 상기 병렬 PRBS 산출부에서 산출된 병렬 PRBS와 수신 데이터를 논리 연산하여 그 결과치를 역혼화된 데이터로 출력하는 역혼화 데이터 출력부를 포함하여 구성된 것을 특징으로 하는 병렬 분산 표본 역혼화기.And a demixed data output unit configured to perform a logical operation on the parallel PRBS and the received data calculated by the parallel PRBS calculator and output the result as demixed data. 제6항에 있어서, 상기 레지스터 정정부는, 상기 의사 랜덤 이진 시퀀스 발생부에서 발생된 PRBS의 특정 표본과 상기 혼화기에서 얻어지는 특정 표본을 선택적으로 비교하여 그 결과치로 셀의 처음에서 수신 레지스터를 정정하는 제1 내지 제3 레지스터 정정기로 구성됨을 특징으로 하는 병렬 분산 표본 역혼화기.The method of claim 6, wherein the register correcting unit selectively compares a specific sample of the PRBS generated by the pseudo random binary sequence generator and a specific sample obtained from the mixer to correct the receiving register at the beginning of the cell with the result. And a first to third register correctors. 제7항에 있어서, 상기 제1레지스터 정정기는, 입력되는 PRBS중 최하위 비트를 위상반전시키는 제1인버터와; 상기 입력되는 PRBS중 제1 및 제3비트를 개별적으로 버퍼링하는 제1 내지 제3 버퍼와; 상기 입력되는 PRBS중 제4 내지 제7비트를 개별적으로 위상반전시키는 제2 내지 제5인버터와; 상기 입력되는 PRBS중 제8비트를 버퍼링하는 제4버퍼와; 상기 입력되는 PRBS중 제9 내지 제11비트를 개별적으로 위상반전시키는 제6 내지 제8인버터와; 상기 입력되는 PRBS중 제12비트를 버퍼링하는 제5버퍼와; 상기 입력되는 PRBS중 13비트를 위상반전시키는 제9인버터와; 상기 입력되는 PRBS중 제14비트 내지 제20비트를 개별적으로 버퍼링하는 제6 내지 제12버퍼와; 상기 입력되는 PRBS중 제21비트 및 제22비트를 개별적으로 위상반전시키는 제10 및 제11인버터와; 상기 입력되는 PRBS중 제23비트를 버퍼링하는 제13버퍼와; 상기 입력되는 PRBS중 제24비트를 위상반전시키는 제12인버터와; 상기 입력되는 PRBS중 제25비트를 버퍼링하는 제14버퍼와; 상기 입력되는 PRBS중 제26 내지 제29비트를 개별적으로 위상반전시키는 제13 내지 제16인버터와; 상기 입력되는 PRBS중 제30비트를 버퍼링하는 제15버퍼로 구성됨을 특징으로 하는 병렬 분산 표본 역혼화기.8. The method of claim 7, wherein the first register corrector comprises: a first inverter for phase inverting the least significant bit of the PRBS input; First to third buffers respectively buffering first and third bits of the input PRBS; Second to fifth inverters for respectively inverting phases of the fourth to seventh bits of the input PRBS; A fourth buffer for buffering an eighth bit of the input PRBS; Sixth to eighth inverters for respectively inverting phases of the ninth to eleventh bits of the input PRBS; A fifth buffer buffering a twelfth bit of the input PRBS; A ninth inverter for inverting 13 bits of the input PRBS; Sixth to twelfth buffers for individually buffering 14th to 20th bits of the input PRBS; 10th and 11th inverters for respectively inverting the 21st bit and the 22nd bit of the PRBS input; A thirteenth buffer buffering a twenty-third bit of the input PRBS; A twelfth inverter for phase-inverting a twenty-fourth bit of the input PRBS; A fourteenth buffer buffering a twenty-fifth bit of the input PRBS; A thirteenth to sixteenth inverters for individually inverting the 26th to 29th bits of the input PRBS; And a fifteenth buffer buffering a thirty-bit bit among the input PRBSs. 제7항에 있어서, 상기 제2레지스터 정정기는, 입력되는 PRBS중 최하위 비트를 버퍼링하는 제1버퍼와; 상기 입력되는 PRBS중 제1 및 제4비트를 개별적으로 위상반전시키는 제1 내지 제4 인버터와; 상기 입력되는 PRBS중 제5 및 제6비트를 개별적으로 버퍼링하는 제2 및 제3 버퍼와; 상기 입력되는 PRBS중 제7 내지 제9비트를 개별적으로 위상반전시키는 제5 내지 제7인버터와; 상기 입력되는 PRBS중 제10비트를 버퍼링하는 제4버퍼와; 상기 입력되는 PRBS중 제11 내지 13비트를 개별적으로 위상반전시키는 제8 내지 제10인버터와; 상기 입력되는 PRBS중 14비트를 버퍼링하는 제5버퍼와; 상기 입력되는 PRBS중 제15비트 내지 제17비트를 개별적으로 위상반전시키는 제11 내지 제13인버터와; 상기 입력되는 PRBS중 제18 및 제19비트를 개별적으로 버퍼링하는 제6 및 제7 버퍼와; 상기 입력되는 PRBS중 제20 비트 내지 제24비트를 개별적으로 위상반전시키는 제14 내지 제18인버터와; 상기 입력되는 PRBS중 제25비트를 버퍼링하는 제8버퍼와; 상기 입력되는 PRBS중 제26비트를 위상반전시키는 제19인버터와; 상기 입력되는 PRBS중 제27비트를 버퍼링하는 제9버퍼와; 상기 입력되는 PRBS중 제28 비트 내지 제30비트를 개별적으로 위상반전시키는 제20 내지 제22인버터로 구성됨을 특징으로 하는 병렬 분산 표본 역혼화기.8. The method of claim 7, wherein the second register corrector comprises: a first buffer which buffers the least significant bit of the PRBS input; First to fourth inverters for respectively inverting phases of the first and fourth bits of the input PRBS; Second and third buffers respectively buffering fifth and sixth bits of the input PRBS; Fifth to seventh inverters for individually inverting the seventh to ninth bits of the input PRBS; A fourth buffer buffering a tenth bit of the input PRBS; Eighth to tenth inverters that phase-invert the eleventh to thirteenth bits of the input PRBS; A fifth buffer buffering 14 bits of the input PRBS; An eleventh to thirteenth inverter for individually inverting the fifteenth to seventeenth bits of the input PRBS; Sixth and seventh buffers for individually buffering 18th and 19th bits of the input PRBS; A fourteenth to eighteenth inverters which phase-invert each of the 20th to 24th bits of the input PRBS; An eighth buffer buffering a 25 th bit of the input PRBS; A nineteenth inverter for reversing the 26th bits of the input PRBS; A ninth buffer buffering a 27th bit of the input PRBS; And a twentieth to twenty-second inverter for separately inverting the 28 th to 30 th bits of the input PRBS. 제7항에 있어서, 상기 제3레지스터 정정기는, 입력되는 PRBS중 최하위비트와 제1 내지 제3 비트를 개별적으로 위상반전시키는 제1 내지 제4 인버터와; 상기 입력되는 PRBS중 제4비트를 버퍼링하는 제1버퍼와; 상기 입력되는 PRBS중 제5 및 제6 비트를 개별적으로 위상반전시키는 제5 및 제6 인버터와; 상기 입력되는 PRBS중 제7비트를 버퍼링하는 제2버퍼와; 상기 입력되는 PRBS중 제8비트를 위상반전시키는 제7인버터와; 상기 입력되는 PRBS중 제9비트를 버퍼링하는 제3버퍼와; 상기 입력되는 PRBS중 제10비트를 위상반전시키는 제8인버터와; 상기 입력되는 PRBS중 제11비트를 버퍼링하는 제4버퍼와; 상기 입력되는 PRBS중 제12비트를 위상반전시키는 제9인버터와; 상기 입력되는 PRBS중 제13 및 제14비트를 개별적으로 버퍼링하는 제5 및 제6 버퍼와; 상기 입력되는 PRBS중 제15 내지 제17비트를 개별적으로 위상반전시키는 제10 내지 제12인버터와; 상기 입력되는 PRBS중 제18 및 제19비트를 개별적으로 버퍼링하는 제7 및 제8버퍼와; 상기 입력되는 PRBS중 제20비트를 위상반전시키는 제13인버터와; 상기 입력되는 PRBS중 제21 및 제22비트를 개별적으로 버퍼링하는 제9 및 제10버퍼와; 상기 입력되는 PRBS중 제23비트를 위상반전시키는 제14인버터와; 상기 입력되는 PRBS중 제24 내지 제26비트를 개별적으로 버퍼링하는 제11 내지 제13버퍼와; 상기 입력되는 PRBS중 제27비트를 위상반전시키는 제15인버터와; 상기 입력되는 PRBS중 제28 및 제29비트를 개별적으로 버퍼링하는 제14 및 제15버퍼와; 상기 입력되는 PRBS중 제30비트를 위상반전시키는 제16인버터로 구성됨을 특징으로 하는 병렬 분산 표본 역혼화기.8. The apparatus of claim 7, wherein the third register corrector comprises: first to fourth inverters for individually inverting the least significant bit and the first to third bits of the PRBS to be input; A first buffer buffering a fourth bit of the input PRBS; Fifth and sixth inverters for respectively inverting the fifth and sixth bits of the input PRBS; A second buffer buffering a seventh bit of the input PRBS; A seventh inverter for inverting phase eighth bits of the input PRBS; A third buffer buffering a ninth bit of the input PRBS; An eighth inverter for phase inverting the tenth bit of the input PRBS; A fourth buffer buffering an eleventh bit of the input PRBS; A ninth inverter for inverting phase 12 of the input PRBS; Fifth and sixth buffers for individually buffering thirteenth and fourteenth bits of the input PRBS; A tenth to twelfth inverter for individually inverting the fifteenth to seventeenth bits of the input PRBS; A seventh and eighth buffers for individually buffering 18th and 19th bits of the input PRBS; A thirteenth inverter for reversing the 20th bit of the input PRBS; Ninth and tenth buffers for individually buffering twenty-first and twenty-second bits of the input PRBS; A fourteenth inverter which phase-inverts a twenty-third bit of the input PRBS; An eleventh through thirteenth buffers which individually buffer the twenty-fourth to twenty-sixth bits of the input PRBS; A fifteenth inverter for reversing the 27th bits of the input PRBS; A fourteenth and fifteenth buffers for individually buffering 28th and 29th bits of the input PRBS; And a sixteenth inverter configured to phase-invert the thirtieth bit of the input PRBS. 제6항에 있어서, 상기 현재 셀 표본 산출부는, 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 현재 PRBS로부터 -211에 해당하는 표본을 추출하는 제1 현재 셀 표본 추출기와; 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 현재 PRBS로부터 1에 해당하는 표본을 추출하는 제2 현재 셀 표본 추출기와; 상기 제1 및 제2 현재 셀 표본 추출기에서 각각 추출된 -211표본과 1표본을 역혼화기에서 얻어진 -211표본 및 1표본과 선택적으로 배타적 논리합하여 연산하는 논리 연산부로 구성됨을 특징으로 하는 병렬 분산 표본 역혼화기.The apparatus of claim 6, wherein the current cell sample calculator comprises: a first current cell sample extractor configured to extract a sample corresponding to −211 from a current PRBS obtained by the pseudo random binary sequence generator; A second current cell sample extractor for extracting a sample corresponding to 1 from a current PRBS obtained by the pseudo random binary sequence generator; A parallel distributed sample comprising a -211 sample and a sample extracted from the first and second current cell samplers, respectively, and a logical operation unit for selectively and ORing the -211 sample and one sample obtained from the inverse mixer. Backmixer. 제11항에 있어서, 상기 논리 연산부는, 상기 제1 현재 셀 표본 추출기에서 추출한 -211표본과 역혼화기에서 얻어지는 -211표본을 배타적 논리합하는 제1 배타적 논리합소자와; 상기 제2 현재 셀 표본 추출기에서 추출한 1표본과 역혼화기에서 얻어지는 1표본을 배타적 논리합하는 제2 배타적 논리합소자로 구성됨을 특징으로 하는 병렬 분산 표본 역혼화기.12. The apparatus of claim 11, wherein the logic operation unit comprises: a first exclusive logical sum device configured to perform an exclusive OR on the -211 sample obtained by the first current cell sampler and the -211 sample obtained by a demixer; And a second exclusive logical sum device for exclusively ORing the one sample obtained by the second current cell sampler and the one sample obtained by the inverse mixer. 제11항에 있어서, 상기 제1 현재 셀 표본 추출기는, 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 31비트의 PRBS중 특정적으로 3비트씩 배타적 논리합하는 제1 내지 제7 배타적 논리합소자와; 상기 제1 및 제2배타적 논리합소자에서 각각 출력된 신호를 배타적 논리합하는 제8배타적 논리합소자와; 상기 제3 및 제4 배타적 논리합소자에서 각각 출력되는 신호를 배타적 논리합하는 제9배타적 논리합소자와; 상기 제5 내지 제7배타적 논리합소자에서 각각 출력되는 신호를 배타적 논리합하는 제10배타적 논리합소자와; 상기 제8 내지 제10 배타적 논리합소자에서 각각 출력된 신호를 배타적 논리합하여 그 결과치를 수신 PRBS중 -211표본에 대응하는 값으로 출력하는 제11배타적 논리합소자로 구성됨을 특징으로 하는 병렬 분산 표본 역혼화기.12. The apparatus of claim 11, wherein the first current cell sampler comprises: first to seventh exclusive logical OR elements for performing exclusive OR of three bits of 31 bits of PRBS obtained from the pseudo random binary sequence generator; An eighth exclusive logical sum element configured to exclusive OR the signals output from the first and second exclusive logical sum elements, respectively; A ninth exclusive OR device configured to exclusive OR the signals output from the third and fourth exclusive OR devices, respectively; A tenth exclusive logical sum device configured to exclusive OR the signals output from the fifth to seventh exclusive logical sum devices; A parallel distributed sample demultiplexer, comprising an eleventh exclusive logic sum device that outputs the result of the signals output from the eighth to tenth exclusive logic sum devices, respectively, and outputs the result as a value corresponding to a -211 sample in the received PRBS. . 제11항에 있어서, 상기 제2 현재 셀 표본 추출기는, 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 31비트의 PRBS중 특정 2비트만을 추출하고, 그 추출한 2비트를 배타적 논리합하여 그 결과치를 수신 PRBS중 1표본에 대응하는 값으로 출력하는 배타적 논리합소자로 구성됨을 특징으로 하는 병렬 분산 표본 역혼화기.12. The PRBS of claim 11, wherein the second current cell sampler extracts only two specific bits of the 31-bit PRBS obtained by the pseudo random binary sequence generator, exclusively combines the extracted two bits, and receives the result value in the PRBS. A parallel distributed sample demultiplexer, characterized in that it consists of an exclusive logical sum element that outputs a value corresponding to one sample. 제6항에 있어서, 상기 넥스트 셀 표본 산출부는, 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 현재 PRBS로부터 -211표본을 추출하여 넥스트 셀의 -211표본값으로 출력하는 제1 넥스트 셀 표본 추출기와; 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 현재 PRBS로부터 1표본을 추출하여 넥스트 셀의 1표본값으로 출력하는 제2 넥스트 셀 표본 추출기로 구성됨을 특징으로 하는 병렬 분산 표본 역혼화기.7. The apparatus of claim 6, wherein the next cell sample calculator comprises: a first next cell sample extractor for extracting a -211 sample from the current PRBS obtained by the pseudo random binary sequence generator and outputting the -211 sample of the next cell; And a second next cell sample extractor for extracting one sample from the current PRBS obtained by the pseudo random binary sequence generator and outputting one sample of the next cell. 제15항에 있어서, 상기 제1 넥스트 셀 표본 추출기는, 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 31비트의 현재 PRBS중 특정적으로 3비트만을 추출한 후 이를 배타적 논리합하여 그 결과치를 넥스트 셀 -211표본값으로 출력하는 배타적 논리합소자로 구성됨을 특징으로 하는 병렬 분산 표본 역혼화기.16. The method according to claim 15, wherein the first next cell sampler extracts only three bits of 31 bits of current PRBS obtained from the pseudo random binary sequence generator and then performs exclusive OR on the result of the next cell. Parallel distributed sample demultiplexer, characterized in that it consists of an exclusive logical-element that outputs a value. 제15항에 있어서, 상기 제2 넥스트 셀 표본 추출기는, 상기 의사 랜덤 이진 시퀀스 발생부에서 얻어지는 31비트의 현재 PRBS중 특정적으로 3비트만을 추출하고, 이를 개별적으로 배타적 논리합하는 제1 및 제2 배타적 논리합소자와; 상기 제1 및 제2 배타적 논리합소자에서 각각 출력되는 신호를 배타적 논리합하여 그 결과치를 넥스트 셀 표본1 값으로 출력하는 제3배타적 논리합소자로 구성됨을 특징으로 하는 병렬 분산 표본 역혼화기.16. The method of claim 15, wherein the second next cell sampler comprises: first and second extracting only three bits of the 31-bit current PRBS obtained from the pseudo random binary sequence generator and separately exclusively ORing them. An exclusive logical sum element; And a third exclusive logic summation element configured to perform an exclusive OR on the signals output from the first and second exclusive logic sum elements, respectively, and output the result as a next cell sample 1 value. 제6항에 있어서, 상기 선택신호 발생부는, 상기 현재 셀 표본 추출부에서 추출한 제1표본과 셀 시작신호와 상기 상태 머신 및 제어부에서 출력되는 천이 제어신호를 논리곱 하여 그 결과치로 제1선택신호를 발생하는 제1앤드게이트와;7. The method of claim 6, wherein the selection signal generator is to logically multiply the first sample extracted by the current cell sampling unit, the cell start signal, and the transition control signal output from the state machine and the control unit, and as a result, the first selection signal. A first and gate generating a; 상기 현재 셀 표본 추출부에서 추출한 제2표본과 셀 시작신호와 상기 상태 머신 및 제어부에서 출력되는 천이 제어신호를 논리곱 하여 그 결과치로 제2선택신호를 발생하는 제2앤드게이트로 구성됨을 특징으로 하는 병렬 분산 표본 역혼화기.And a second sample obtained by logically multiplying a second sample extracted by the current cell sampling unit, a cell start signal, and a transition control signal output from the state machine and the controller, and generating a second selection signal as a result. Parallel distributed sample demixer.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2512080B1 (en) * 2008-08-14 2018-10-17 Sony Corporation New frame and signalling pattern structure for multi-carrier systems

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