KR20000027762A - 반도체 소자의 금속배선 제조방법 - Google Patents

반도체 소자의 금속배선 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 제조방법을 개시한다. 개시된 본 발명은, 금속 배선을 포함하는 실리콘소재로 된 반도체 기판상에 상기 금속 배선의 소정 부분을 노출시키는 콘택홀이 구비된 층간 절연막을 형성한다. 그리고나서, 콘택홀 양측벽에 전도체를 형성한다음, 상기 콘택홀 내벽에 갈바니 반응에 의하여 소정 두께의 Cu막을 형성한다. 여기서, 상기 Cu막을 형성하기 위한 갈바니 반응은, HF 용액과 황화 구리 수용액(CuSO4·5H20)의 혼합물에 기판을 침지시켜서, 기판을 구성하는 실리콘과 상기 혼합액 사이에 산화,환원 발생시키는 반응이다.

Description

반도체 소자의 금속 배선 제조방법
본 발명은 반도체 소자의 금속 배선 제조방법에 관한 것으로, 보다 구체적으로는, 반도체 소자의 금속 배선에 있어서, 접촉 금속막의 제조방법에 관한 것이다.
일반적으로 접촉 금속막은 금속 배선과 금속 배선간을 용이하게 접촉시키면서, 금속 배선들간에 발생되는 전자 이동 또는 스트레스 이동을 차단하는 역할을 한다.
종래에는 접촉 금속막으로 티타늄 금속막(이하 Ti막)과 티타늄 질화막(이하 TiN막)을 적층하여 이용하였다.
이를 도면을 통하여 자세히 설명하면, 도 1에서와 같이, 반도체 기판 구조물(1) 상부에 제 1 금속 배선막(2)을 형성한다. 이어서, 제 1 금속 배선막(2) 상부에 층간 절연막(3)을 증착하고, 제 1 금속 배선막(2)의 소정 부분이 노출되도록 층간 절연막(3)을 식각하여, 콘택홀(H1)을 형성한다.
그리고나서, 콘택홀(H1) 내벽 및 층간 절연막(3) 상부에 스퍼터링 또는 화학 기상 증착 방식에 의하여 Ti막(4)을 증착한다음, Ti막(4) 상부에 화학 기상 증착 방식에 의하여 TiN막(5)을 적층한다.
그후에, TiN막(5) 상부에 상기 콘택홀(H1)이 충분히 매립되도록, 공간 매립 특성이 우수한 텅스텐 금속막을 형성한다. 이때, 텅스텐 금속막은 WF6를 반응가스로한다. 이어 텅스텐 금속막은 TiN막(5) 표면이 노출되도록 에치백하여, 텅스텐 플러그(6)를 형성한다.
그러나, 상기와 같이 접촉 금속막으로 Ti막과 TiN 금속막을 적층하여 사용하면, 접촉 금속막을 형성하는데, 두 번의 증착 공정이 요구되므로, 공정 시간이 증대된다.
이에따라, 실질적으로 접촉 금속막으로 작용하는 Ti막 만을 접촉 금속막으로 사용하게 되면, 플러그 물질로 사용되는 텅스텐 금속막의 WF6가스와 반응을 일으켜서, 콘택면에 원치않는 공정 부산물이 발생된다.
이로 인하여, 콘택 저항이 증가된다.
따라서, 본 발명의 목적은 단일의 공정으로 텅스텐과 반응하지 않는 접촉 금속막을 형성할 수 있는 반도체 소자의 금속 배선 제조방법을 제공하는 것이다.
도 1은 종래의 반도체 소자의 금속 배선 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명의 일실시예를 설명하기 위한 각 제조 공정별 단면도.
도 3은 본 발명의 다른 실시예를 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 제 1 금속 배선
13 : 층간 절연막 14 : 스페이서
15 : Cu막 16 : 텅스텐 플러그
150 : 플러그
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 금속 배선을 포함하는 실리콘소재로 된 반도체 기판상에 상기 금속 배선의 소정 부분을 노출시키는 콘택홀이 구비된 층간 절연막을 형성한다. 그리고나서, 콘택홀 양측벽에 전도체를 형성한다음, 상기 콘택홀 내벽에 갈바니 반응에 의하여 소정 두께의 Cu막을 형성한다. 여기서, 상기 Cu막을 형성하기 위한 갈바니 반응은, HF 용액과 황화 구리 수용액(CuSO4·5H20)의 혼합물에 기판을 침지시켜서, 기판을 구성하는 실리콘과 상기 혼합액 사이에 산화,환원 발생시키는 반응이다.
또한, 상기 Cu막을 콘택홀이 충분히 충진될때까지 성장시켜서, 플러그로 사용할 수 있다.
본 발명에 의하면, 접촉 금속막을 갈바니 반응에 의한 단일의 Cu막으로 이용하므로써, 공정을 단순히 할수 있다.
또한, 좁은폭의 콘택홀내에도 용이하게 형성된다.
그리고, Cu막과 텅스텐 금속막의 반응 특성이 낮으므로, 공정 부산물이 발생되지 않는다.
아울러, Cu막 자체를 플러그 금속막으로 사용할 수 있어, 별도의 플러그 형성 공정을 배제할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2c는 본 발명의 일실시예를 설명하기 위한 각 제조 공정별 단면도이고, 도 3은 본 발명의 다른 실시예를 설명하기 위한 단면도이다.
본 발명에서는 접촉 금속막으로 Ti막과 TiN막 대신 구리 금속막(이하, Cu막)을 이용한다.
즉, 도 2a에 도시된 바와 같이, 반도체 기판 구조물(11) 상부에 공지의 방법으로 제 1 금속 배선(12)을 형성한다. 여기서, 반도체 기판 구조물(11)은 트랜지스터(도시되지 않음)와 층간 절연막(도시되지 않음)이 형성되어 있다. 그후, 제 1 금속 배선(12) 상부에 층간 절연막(13)이 증착한다음, 제 1 금속 배선(12)의 소정 부분이 노출되도록 층간 절연막(13)을 식각하여, 콘택홀(H2)을 형성한다. 그리고나서, 층간 절연막(13) 상부 및 콘택홀(H2) 내벽에 전도체 예를들어, 도핑된 폴리실리콘막을 증착한다. 이어, 전도체를 이방성 식각하여 콘택홀(H2)의 측벽에 스페이서(14)를 형성한다.
그리고나서, 접촉 금속막으로서, Cu막(15)을 형성한다. 여기서, Cu막(15)은 다음과 같은 방식으로 형성된다.
먼저, 접촉 금속막이 증착될 반도체 기판 구조물(11)을 4∼5×10-3wt%, 바람직하게는 4.13×10-3wt% 성분비를 갖는 HF 용액과 0.04∼0.05mol/ℓ, 바람직하게는 0.045mol/ℓ의 성분비를 갖는 황화 구리 용액(CuSO4·5H20)에 침지시킨다. 그러면, 상기 혼합액(HF+CuSO4+H2O)과 실리콘으로 된 반도체 기판 구조물(11) 사이에 산화,환원 반응이 발생되어 다음의 화학식과 같이 Cu막(15)이 형성된다.
Si + 6F-+ 2Cu2+→ 2Cu + SiF6 2-
상기와 같은 반응을 갈바니(galvanic)반응이라 한다. 이때, Cu막(15)은 금도금과 같이, 전도체 상부에만 형성되는 특징이 있다. 이에 따라, 상기 스페이서(14)는 콘택홀 내벽에도 Cu막(15)을 형성하기 위하여 시드(seed)로 작용한다. 또한 스페이서(14)는 상기 혼합액에 반도체 기판 구조물(11)을 침지시켰을 때, 혼합액 중 HF 성분이 산화막 계열의 층간 절연막(13)과 반응하는 것을 차단하는 역할을 한다.
또한, 본 실시예에 따른 Cu막(15)은 0.1 내지 0.2㎛/min 의 증착속도로 형성됨이 바람직하다.
아울러, 상기 Cu막(15)은 증착시 방향성이 없으므로, 스페이서(14)의 표면과 기판 표면에 동일한 두께로 형성된다.
그후, 도 2b에 도시된 바와 같이, 콘택홀(H2)이 충분히 매립되도록 층간 절연막 및 Cu막(15) 상부에 매립용 금속막 예를들어, 텅스텐막(16)을 형성한다. 이때, 텅스텐막(16)과 Cu막(15)은 서로 반응 특성이 낮으므로, 콘택면에 부산물이 발생되지 않는다.
그리고나서, 도 2c에 도시된 바와 같이, 텅스텐막(16)을 상기 층간 절연막(13) 표면이 노출될때까지 에치백하여 콘택 플러그(16A)를 형성한다.
그후 공정에 대하여는 도시하지 않았지만. 콘택 플러그(16A)과 콘택되도록 제 2 금속 배선을 형성한다.
도 3은 본 발명의 다른 실시예를 나타낸 것으로, 본 실시예는 상기 접촉 금속막으로 사용된 갈바니 방식의 Cu막 자체를 플러그 금속막(150)으로 사용한다. 이에따라, 별도의 플러그를 형성하지 않아도 되는 장점이 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 접촉 금속막을 갈바니 반응에 의한 단일의 Cu막으로 이용하므로써, 공정을 단순히 할수 있다.
또한, 좁은폭의 콘택홀내에도 용이하게 형성된다.
그리고, Cu막과 텅스텐 금속막의 반응 특성이 낮으므로, 공정 부산물이 발생되지 않는다.
아울러, Cu막 자체를 플러그 금속막으로 사용할 수 있어, 별도의 플러그 형성 공정을 배제할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

  1. 금속 배선을 포함하는 실리콘소재로 된 반도체 기판상에 상기 금속 배선의 소정 부분을 노출시키는 콘택홀이 구비된 층간 절연막을 형성하는 단계;
    상기 콘택홀 양측벽에 전도체를 형성하는 단계; 및
    상기 콘택홀 내벽에 갈바니 반응에 의하여 소정 두께의 Cu막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조방법.
  2. 제 1 항에 있어서, 상기 Cu막을 형성하기 위한 갈바니 반응은, HF 용액과 황화 구리 수용액(CuSO4·5H20)의 혼합물에 기판을 침지시켜서, 기판을 구성하는 실리콘과 상기 혼합액 사이에 산화,환원 발생시키는 것을 특징으로 하는 반도체 소자의 금속 배선 제조방법.
  3. 제 2 항에 있어서, 상기 HF 용액은 약 4∼5×10-3wt%의 성분비를 갖고, 상기 황화 구리 수용액은 약 0.04∼0.05mol/ℓ의 성분비를 갖는 것을 특징으로 하는 반도체 소자의 금속 배선 제조방법.
  4. 제 1 항, 제 2 항 또는 제 3 항 중 어느 한 항에 있어서, 상기 Cu막을 형성하는 단계 이후에, 상기 콘택홀이 충분히 매립될 수 있도록 플러그용 금속막을 증착하는 단계; 상기 플러그용 금속막을 에치백하여, 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조방법.
  5. 제 1 항, 제 2 항 또는 제 3 항 중 어느 한 항에 있어서, 상기 Cu막을 형성하는 단계는 상기 Cu막이 콘택홀 내부에 완전히 충진될때까지 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조방법.
  6. 제 1 항에 있어서, 상기 콘택홀 내벽에 전도체를 형성하는 단계는, 상기 콘택홀이 구비된 반도체 기판 결과물상에 전도체를 피복하는 단계; 상기 층간 절연막표면이 노출되도록 전도체를 이방성 식각하여, 콘택홀 내벽에 전도체 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조방법.
  7. 제 6 항에 있어서, 상기 전도체는 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 금속 배선 제조방법.
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KR100447234B1 (ko) * 2001-12-28 2004-09-04 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법

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