KR20000020998A - 데이타 입출력 포트 - Google Patents
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Abstract
본 발명은 데이타 입출력 포트에 관한 것으로, 데이타 입출력 포트의 출력 구동부를 다단으로 형성하고, 다단의 출력 구동부를 선택적으로 구동하도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 데이타 레지스터와 제 1 및 제 2 노어 게이트, 제 1 및 제 2 출력 구동부, 제 1 및 제 2 앤드 게이트를 포함하여 이루어진다. 데이타 레지스터에는 출력 데이타 신호가 저장된다. 입출력 레지스터에는 데이타 신호의 입출력 방향을 결정하는 입출력 제어신호가 저장된다. 제 1 노어 게이트에는 출력 데이타 신호와 상기 입출력 제어신호가 입력된다. 제 2 노어 게이트에는 출력 데이타 신호의 반전된 신호와 상기 입출력 제어신호가 입력된다. 제 1 출력 구동부는 상기 제 1 노어 게이트의 출력신호에 의해 구동하는 제 1 풀 업 트랜지스터와 상기 제 2 노어 게이트의 출력신호에 의해 구동하는 제 1 풀다운 트랜지스터가 전원전압과 접지 사이에 직렬 연결되어 이루어진다. 제 1 앤드 게이트에는 제 1 노어 게이트의 출력신호와 출력구동 제어신호가 입력된다. 제 2 앤드 게이트에는 제 2 노어 게이트의 출력신호와 출력구동 제어신호가 입력된다. 제 2 출력 구동부는 제 1 앤드 게이트의 출력신호에 의해 구동하는 제 2 풀 업 트랜지스터와 상기 제 2 앤드 게이트의 출력신호에 의해 구동하는 제 2 풀다운 트랜지스터가 상기 전원전압과 상기 접지 사이에 직렬 연결되어 이루어진다.
Description
본 발명은 데이타 입출력 포트에 관한 것으로, 특히 출력 데이타 신호에 의해 구동하는 출력 구동부를 갖는 데이타 입출력 포트에 관한 것이다.
데이타 입출력 포트는 칩 내부에서 발생한 데이타 신호를 입출력 패드를 통하여 외부로 출력하거나, 입출력 패드를 통하여 입력되는 데이타 신호를 칩 내부로 전달하는 역할을 한다.
도 1은 종래의 데이타 입출력 포트를 나타낸 회로도이다.
데이타 레지스터(102)에는 출력 데이타 신호가 저장된다. 입출력 레지스터(110)에는 데이타 신호의 입출력 방향을 결정하는 입출력 제어신호가 저장된다.
노어 게이트(104)에는 데이타 레지스터(102)에서 출력되는 출력 데이타 신호와 입출력 레지스터(110)에서 출력되는 입출력 제어신호가 입력된다. 제 2 노어 게이트(108)에는 출력 데이타 신호의 반전된 신호와 입출력 제어신호가 입력된다.
따라서 출력 제어신호(CTL11)의 논리값이 0이면 출력 데이타 신호가 노어 게이트(104)(108)의 출력신호에 반영될 수 있으나, 반대로 출력 제어신호(CTL11)의 논리값이 1이면 각 노어 게이트(104)(108)의 출력신호의 논리값은 0으로 고정된다.
노어 게이트(104)의 출력신호는 트라이 스테이트 인버터(112)에 입력된다. 이 트라이 스테이트 인버터(112)는 출력 제어신호(CTL11)의 논리값이 0일 때 턴 온되어 노어 게이트(104)의 출력신호를 반전 출력한다.
제 2 노어 게이트(108)의 출력신호는 또 다른 트라이 스테이트 인버터(116)에 입력된다. 이 트라이 스테이트 인버터(116) 역시 출력 제어신호(CTL11)의 논리값이 0일 때 턴 온되어 제 2 노어 게이트(108)의 출력신호를 반전 출력한다.
이와 같은 두 개의 트라이 스테이트 인버터(112)(116)의 출력은 두 개의 인버터(114)(118)에 의해 또 한번 반전된다. 이로써 인버터(114)의 출력신호와 노어 게이트(104)의 출력신호는 동일한 논리값을 갖게되며, 또 다른 인버터(118)의 출력신호와 노어 게이트(108)의 출력신호 역시 동일한 논리값을 갖게된다.
출력 구동부는 두 개의 엔모스 트랜지스터(122)(124)가 전원전압(VDD)과 접지(VSS) 사이에 직렬 연결되어 이루어진다. 풀 업 트랜지스터인 엔모스 트랜지스터(122)의 게이트에는 인버터(114)의 출력신호가 입력되며, 풀다운 트랜지스터인 또 다른 엔모스 트랜지스터(124)의 게이트에는 인버터(118)의 출력신호가 입력된다.
따라서 풀 업 트랜지스터인 엔모스 트랜지스터(122)는 노어 게이트(104)의 출력신호에 의해 제어되는 것과 같고, 풀다운 트랜지스터인 엔모스 트랜지스터(124)는 또 다른 노어 게이트(108)의 출력신호에 의해 제어되는 것과 같다.
출력 구동부의 출력신호는 입출력 패드(126)에 연결된다. 이 입출력 패드(126)에는 칩 내부로의 입력경로도 연결되어 있으나 도면에는 나타내지 않았다. 상술한 출력 제어신호(CTL11)의 논리값이 1일 때 노어 게이트(104)(108)의 두 출력신호는 모두 논리값 0의 로우레벨이 되어 출력 구동부의 엔모스 트랜지스터(122)(124)는 모두 턴 오프된다.
이와 같은 종래의 데이타 입출력 포트의 출력 구동부를 구성하는 두 개의 트랜지스터는 큰 용량의 부하를 빠른 속도로 구동하기 위하여 매우 큰 전류구동능력을 갖도록 설계되는데, 이 때문에 전력소비가 커지는 문제가 있다.
따라서 본 발명은 데이타 입출력 포트의 출력 구동부를 다단으로 형성하고, 다단의 출력 구동부를 선택적으로 구동하도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 데이타 레지스터와 제 1 및 제 2 노어 게이트, 제 1 및 제 2 출력 구동부, 제 1 및 제 2 앤드 게이트를 포함하여 이루어진다.
데이타 레지스터에는 출력 데이타 신호가 저장된다. 입출력 레지스터에는 데이타 신호의 입출력 방향을 결정하는 입출력 제어신호가 저장된다.
제 1 노어 게이트에는 출력 데이타 신호와 상기 입출력 제어신호가 입력된다. 제 2 노어 게이트에는 출력 데이타 신호의 반전된 신호와 상기 입출력 제어신호가 입력된다.
제 1 출력 구동부는 상기 제 1 노어 게이트의 출력신호에 의해 구동하는 제 1 풀 업 트랜지스터와 상기 제 2 노어 게이트의 출력신호에 의해 구동하는 제 1 풀다운 트랜지스터가 전원전압과 접지 사이에 직렬 연결되어 이루어진다.
제 1 앤드 게이트에는 제 1 노어 게이트의 출력신호와 출력구동 제어신호가 입력된다. 제 2 앤드 게이트에는 제 2 노어 게이트의 출력신호와 출력구동 제어신호가 입력된다.
제 2 출력 구동부는 제 1 앤드 게이트의 출력신호에 의해 구동하는 제 2 풀 업 트랜지스터와 상기 제 2 앤드 게이트의 출력신호에 의해 구동하는 제 2 풀다운 트랜지스터가 상기 전원전압과 상기 접지 사이에 직렬 연결되어 이루어진다.
도 1은 종래의 데이타 입출력 포트를 나타낸 회로도.
도 2는 본 발명에 따른 데이타 입출력 포트를 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
102, 202 : 데이타 레지스터 104, 204 : 입출력 레지스터
CTL11∼CTL22 : 제어신호 126, 226 : 데이타 입출력 패드
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 2를 참조하여 설명하면 다음과 같다. 도 2는 본 발명에 따른 데이타 입출력 포트를 나타낸 회로도이다.
데이타 레지스터(202)에는 출력 데이타 신호가 저장된다. 입출력 레지스터(210)에는 데이타 신호의 입출력 방향을 결정하는 입출력 제어신호가 저장된다.
노어 게이트(204)에는 데이타 레지스터(202)에서 출력되는 출력 데이타 신호와 입출력 레지스터(210)에서 출력되는 입출력 제어신호가 입력된다. 제 2 노어 게이트(208)에는 출력 데이타 신호의 반전된 신호와 입출력 제어신호가 입력된다.
따라서 출력 제어신호(CTL21)의 논리값이 0이면 출력 데이타 신호가 노어 게이트(204)(208)의 출력신호에 반영될 수 있으나, 반대로 출력 제어신호(CTL21)의 논리값이 1이면 각 노어 게이트(204)(208)의 출력신호의 논리값은 0으로 고정된다.
노어 게이트(204)의 출력신호는 트라이 스테이트 인버터(212)에 입력된다. 이 트라이 스테이트 인버터(212)는 출력 제어신호(CTL21)의 논리값이 0일 때 턴 온되어 노어 게이트(204)의 출력신호를 반전 출력한다.
제 2 노어 게이트(208)의 출력신호는 또 다른 트라이 스테이트 인버터(216)에 입력된다. 이 트라이 스테이트 인버터(216) 역시 출력 제어신호(CTL21)의 논리값이 0일 때 턴 온되어 제 2 노어 게이트(208)의 출력신호를 반전 출력한다.
이와 같은 두 개의 트라이 스테이트 인버터(212)(216)의 출력은 두 개의 인버터(214)(218)에 의해 또 한번 반전된다. 이로써 인버터(214)의 출력신호와 노어 게이트(204)의 출력신호는 동일한 논리값을 갖게되며, 또 다른 인버터(218)의 출력신호와 노어 게이트(208)의 출력신호 역시 동일한 논리값을 갖게된다.
제 1 출력 구동부(222)(224)는 두 개의 엔모스 트랜지스터(222)(224)가 전원전압(VDD)과 접지(VSS) 사이에 직렬 연결되어 이루어진다. 풀 업 트랜지스터인 엔모스 트랜지스터(222)의 게이트에는 인버터(214)의 출력신호가 입력되며, 풀다운 트랜지스터인 또 다른 엔모스 트랜지스터(224)의 게이트에는 인버터(218)의 출력신호가 입력된다.
따라서 풀 업 트랜지스터인 엔모스 트랜지스터(222)는 노어 게이트(204)의 출력신호에 의해 제어되는 것과 같고, 풀다운 트랜지스터인 엔모스 트랜지스터(224)는 또 다른 노어 게이트(208)의 출력신호에 의해 제어되는 것과 같다.
앤드 게이트(232)에는 인버터(214)의 출력신호와 구동 제어신호(CTL22)가 입력된다. 또 다른 앤드 게이트(234)에는 인버터(218)의 출력신호와 구동 제어신호(CTL22)가 입력된다. 이 구동 제어신호(CTL22)는 본 발명에 따른 제 2 출력 구동부(228)(230)를 제어하기 위한 것이다.
즉, 구동 제어신호(CTL22)의 논리값이 0이면 두 개의 앤드 게이트(232)(234)의 출력신호는 모두 0으로 고정되어 인버터(214)(218)의 출력신호가 제 2 출력 구동부(228)(230)에 전달되지 않는다. 그러나 구동 제어신호(CTL22)의 논리값이 1이면 두 개의 앤드 게이트(232)(234)의 출력신호는 인버터(214)(218)의 출력신호가 그대로 반영되어 제 2 출력 구동부(228)(230)의 엔모스 트랜지스터(228)(230)가 턴 온 또는 턴 오프된다.
제 2 출력 구동부는 두 개의 엔모스 트랜지스터(228)(230)가 전원전압(VDD)과 접지(VSS) 사이에 직렬 연결되어 이루어진다. 풀 업 트랜지스터인 엔모스 트랜지스터(228)의 게이트에는 앤드 게이트(232)의 출력신호가 입력되며, 풀다운 트랜지스터인 또 다른 엔모스 트랜지스터(230)의 게이트에는 앤드 게이트(234)의 출력신호가 입력된다.
상술한 제 1 및 제 2 출력 구동부의 출력신호는 입출력 패드(226)에 연결된다. 이 입출력 패드(226)에는 칩 내부로의 입력경로도 연결되어 있으나 도면에는 나타내지 않았다. 상술한 출력 제어신호(CTL21)의 논리값이 1일 때 노어 게이트(204)(208)의 두 출력신호는 모두 논리값 0의 로우레벨이 되어 출력 구동부의 엔모스 트랜지스터(222)(224)는 모두 턴 오프된다.
따라서 본 발명은 데이타 입출력 포트의 출력 구동부가 다단으로 형성되어 선택적으로 구동함으로써 불필요한 전력소비를 억제하는 효과를 제공한다.
Claims (2)
- 데이타 입출력 포트에 있어서,출력 데이타 신호가 저장되는 데이타 레지스터와;데이타 신호의 입출력 방향을 결정하는 입출력 제어신호가 저장되는 입출력 레지스터와;상기 출력 데이타 신호와 상기 입출력 제어신호가 입력되는 제 1 노어 게이트와;상기 출력 데이타 신호의 반전된 신호와 상기 입출력 제어신호가 입력되는 제 2 노어 게이트와;상기 제 1 노어 게이트의 출력신호에 의해 구동하는 제 1 풀 업 트랜지스터와 상기 제 2 노어 게이트의 출력신호에 의해 구동하는 제 1 풀다운 트랜지스터가 전원전압과 접지 사이에 직렬 연결되어 이루어지는 제 1 출력 구동부와;상기 제 1 노어 게이트의 출력신호와 출력구동 제어신호가 입력되는 제 1 앤드 게이트와;상기 제 2 노어 게이트의 출력신호와 출력구동 제어신호가 입력되는 제 2 앤드 게이트와;상기 제 1 앤드 게이트의 출력신호에 의해 구동하는 제 2 풀 업 트랜지스터와 상기 제 2 앤드 게이트의 출력신호에 의해 구동하는 제 2 풀다운 트랜지스터가 상기 전원전압과 상기 접지 사이에 직렬 연결되어 이루어지는 제 2 출력 구동부를 포함하는 데이타 입출력 포트.
- 청구항 1에 있어서, 상기 제 1 및 제 2 풀 업 트랜지스터와 상기 제 1 및 제 2 풀다운 트랜지스터가 엔모스 트랜지스터인 것이 특징인 데이타 입출력 포트.
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| KR100466540B1 (ko) * | 2002-08-28 | 2005-01-15 | 한국전자통신연구원 | 입출력 포트 회로 |
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