KR20000020292A - Apparatus for demodulating digital signal - Google Patents
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Abstract
Description
본 발명은 디지털신호 복조장치에 관한 것으로, 특히 광 기록매체에 기록된 변조신호로부터 디지털신호를 복조하기 위한 디지털신호 복조장치에 관한 것이다.The present invention relates to a digital signal demodulator, and more particularly, to a digital signal demodulator for demodulating a digital signal from a modulated signal recorded on an optical record carrier.
통상적으로, 광기록매체 등에 디지털신호를 기록하는 경우 서보계의 안정한 동작을 위하여 디지털신호를 변조하게 된다. 그 변조방식으로서 CD(Compact Disc)에 디지털신호를 기록하는 경우 EFM(Eight to Fourteen Modulation) 방식이 이용되고 있고, DVD(Digital Versatile Disc)인 경우 EFM+(플러스) 방식이 이용되고 있다. 이 EFM 방식에 의해 고주파대역의 데이터신호가 저주파대역으로 변환됨으로써 서보계의 동작을 안정화시킬 수 있게 되었다. 또한, 이 EFM 방식에 의해 기록용량을 증대시킬 수 있게 되었다.In general, when recording a digital signal in an optical recording medium or the like, the digital signal is modulated for stable operation of the servo system. As a modulation method, an EFM (Eight to Fourteen Modulation) method is used for recording a digital signal on a compact disc (CD), and an EFM + (plus) method is used for a digital versatile disc (DVD). By the EFM method, the data signal of the high frequency band is converted into the low frequency band, thereby making it possible to stabilize the operation of the servo system. In addition, the recording capacity can be increased by this EFM method.
CD에 적용되는 EFM 방식은 1바이트(Byte) 즉, 8비트(Bit)의 데이터를 14 비트의 심볼데이터(이하, 변조데이터라 한다)로 변환하고, DVD에 적용되는 EFM+ 방식은 8비트의 데이터를 16비트의 변조데이터로 변환하게 된다. 이러한, 변조데이터는 기록용량을 증대시키기 위하여 NRZI(Non-Return-to-Zero-Inverted) 변환하여 마크에지(Mark Edge) 방식으로 기록되고 있는데, 이 경우 에지부와 에지부 사이의 거리를 RLL(Run Length Limitation)(r1, r2)로 한정하고 있다. 여기서, r1은 미니멈 런 랭스(Minimum Run Length), r2는 맥시멈 런 랭스(Maximum Run Length)라고 한다. 예컨대, CD와 DVD의 경우 RLL(2, 10)으로 한정되고 있다. 이는 14비트의 변조데이터의 '1' 과 '1' 사이에 '0' 가 2개 이상 10개 이하가 들어가도록 한정하고 있음을 나타낸다.The EFM method applied to CD converts 1 byte, that is, 8 bit data into 14 bit symbol data (hereinafter referred to as modulation data), and the EFM + method applied to DVD uses 8 bit data. Is converted into 16-bit modulation data. In order to increase the recording capacity, the modulation data is recorded by Mark Edge method by converting Non-Return-to-Zero-Inverted (NRZI). In this case, the distance between the edge part and the edge part is recorded as RLL ( Run Length Limitation) (r1, r2). Here, r1 is a minimum run length, and r2 is a maximum run length. For example, CDs and DVDs are limited to RLLs 2 and 10. This indicates that 2 or more and 10 or less' 0's are entered between '1' and '1' of the 14-bit modulation data.
이러한 EFM 변조는 통상 변환 테이블을 이용한 테이블 변환으로 이루어지고 있다. 변환 테이블은 CD의 경우 0에서 255까지의 256종류의 16비트 코드워드를 저장하고 있다. DVD의 경우 변환 테이블은 256종류의 16비트 코드워드가 저장된 4세트의 메인테이블과 0에서 87까지의 88종류의 16비트 코드가 저장된 4세트의 서브테이블로 구성되어 있다.Such EFM modulation is usually performed by table conversion using a conversion table. The conversion table stores 256 kinds of 16-bit codewords from 0 to 255 for CD. In case of DVD, the conversion table is composed of four sets of main tables storing 256 kinds of 16-bit codewords and four sets of sub tables storing 88 kinds of 16-bit codes ranging from 0 to 87.
이와 같은 EFM 방식으로 변조되어 광 기록매체에 기록된 신호를 재생하여 복조하기 위한 종래의 디지털신호 복조장치가 도 1에 도시되어 있다.A conventional digital signal demodulation device for reproducing and demodulating a signal modulated by such an EFM scheme and recorded on an optical recording medium is shown in FIG.
도 1에 도시된 디지털신호 복조장치는 CD에 적용되는 것으로서, 재생된 채널비트스트림(CHB)을 NRZI 변환하기 위한 NRZI 변환부(2)와, NRZI 변환되어 직렬로 입력되는 14비트의 변조데이터를 병렬로 변환하여 출력하기 위한 쉬프트레지스터(4)와, 쉬트프레지스터(4)로부터 입력되는 14비트의 변조데이터를 어드레싱하여 대응되는 8비트의 데이터로 변환하기 위한 변환 테이블(6)과, 변환테이블(6)로부터의 8비트 데이터를 일시 저장하여 출력하기 위한 래치(8)를 구비한다.The digital signal demodulator shown in FIG. 1 is applied to a CD, and includes an NRZI converter 2 for converting a reproduced channel bitstream (CHB) to NRZI, and 14-bit modulated data input in series by NRZI conversion. A shift register 4 for converting and outputting in parallel, a conversion table 6 for converting 14-bit modulation data inputted from the sheet register 4 into corresponding 8-bit data, and a conversion table A latch 8 for temporarily storing and outputting 8-bit data from (6) is provided.
도 1에 도시된 디지털신호 복조장치에서 NRZI 변환부(2)에는 CD로부터 재생된 고주파신호(RF)가 레벨슬라이싱됨으로써 채널비트스트림(CHB) 형태로 입력되게 된다. NRZI 변환부(2)는 입력되는 채널비트스트림(CHB)을 NRZI 변환하여 출력한다. 쉬프트레지스터(4)는 NRZI 변환부(2)로부터 직렬로 입력되는 14비트의 변조데이터를 입력 채널클럭신호에 따라 쉬프트시켜 병렬로 출력하게 된다. 변환 테이블(6)은 쉬프트레지스터(4)로부터 입력되는 14비트의 변조데이터를 어드레싱하여 대응되는 8비트의 데이터를 출력하게 된다. 이러한 변환 테이블(6)은 ROM(Read Only Memory)이나 PLA(Programmable Logic Array)로 구현될 수 있다. 래치(8)는 변환 테이블(6)로부터 입력되는 8비트의 데이터를 일시저장한 후 출력하게 된다.In the digital signal demodulation device shown in FIG. 1, the NRZI converter 2 is inputted in the form of a channel bitstream (CHB) by level slicing a high frequency signal RF reproduced from a CD. The NRZI converter 2 performs NRZI conversion on the input channel bitstream (CHB) and outputs it. The shift register 4 shifts the 14-bit modulated data serially input from the NRZI converter 2 according to the input channel clock signal and outputs them in parallel. The conversion table 6 addresses 14-bit modulation data input from the shift register 4 to output corresponding 8-bit data. The conversion table 6 may be implemented as a read only memory (ROM) or a programmable logic array (PLA). The latch 8 temporarily stores 8-bit data input from the conversion table 6 and outputs the data.
이와 같이, 종래의 복조장치는 14비트의 변조데이터를 입력하여 8비트의 데이터로 변환하기 위하여 14비트 폭의 변환테이블을 구비하여야 한다. 예컨대, CD의 경우 통상 16k 바이트의 용량의 변환테이블이 요구되고 있다. 이에 따라, 변환테이블을 ROM이나 PLA로 구현하는 경우 회로규모가 커진다는 문제점이 있다.As described above, the conventional demodulation device must include a conversion table having a width of 14 bits in order to input 14 bits of modulation data and convert the data into 8 bits of data. For example, in the case of a CD, a conversion table having a capacity of 16k bytes is usually required. Accordingly, when the conversion table is implemented in ROM or PLA, a circuit size increases.
따라서, 본 발명의 목적은 광 기록메체로부터 재생된 디지털시호를 복조처리하는데 있어 변환 테이블의 규모를 축소시킬 수 있는 디지털신호 복조장치를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a digital signal demodulation device capable of reducing the size of a conversion table in demodulating a digital signal reproduced from an optical recording medium.
도 1은 종래의 디지털신호 복조장치의 구성을 나타내는 블록도.1 is a block diagram showing the configuration of a conventional digital signal demodulator.
도 2는 본 발명의 제1 실시 예에 따른 디지털신호 복조장치의 구성을 나타내는 블록도.2 is a block diagram showing a configuration of a digital signal demodulation device according to a first embodiment of the present invention.
도 3은 본 발명의 제2 실시 예에 따른 디지털신호 복조장치의 구성을 나타내는 블록도.3 is a block diagram showing the configuration of a digital signal demodulation device according to a second embodiment of the present invention;
도 4는 본 발명의 제3 실시 예에 따른 디지털시호 복조장치의 구성을 나타내는 블록도.4 is a block diagram showing the configuration of a digital signal demodulation device according to a third embodiment of the present invention;
도 5는 본 발명의 도 4에 도시된 디코딩부의 다른 실시 예를 나타내는 블록도.5 is a block diagram illustrating another embodiment of the decoding unit illustrated in FIG. 4 of the present invention.
<도면의 주요부분에 대한 부호의 간단한 설명><Brief description of symbols for the main parts of the drawings>
2, 10, 20 : NRZI 변환부 4, 12, 22, 24 : 쉬프트레지스터2, 10, 20: NRZI converter 4, 12, 22, 24: shift register
6, 16, 28 : 변환테이블 8, 18, 30 : 래치6, 16, 28: conversion table 8, 18, 30: latch
14, 26 : 디코딩부 14', 26', 26" : 디코더14, 26: decoder 14 ', 26', 26 ": decoder
상기 목적을 달성하기 위하여, 본 발명에 따른 디지털신호 복조장치는 변조신호를 해당 변조비트수보다 작은 비트수로 변환하여 출력하는 디코딩수단과, 디코딩수단에서 출력되는 신호를 어드레싱하여 디지털시호를 변환하는 변환 테이블수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, the digital signal demodulation device according to the present invention comprises a decoding means for converting the modulated signal to a number of bits smaller than the number of the corresponding modulation bit, and a digital signal for addressing the signal output from the decoding means And conversion table means.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.
이하, 본 발명의 바람직한 실시예를 도 2 내지 도 5를 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 2 to 5.
도 2는 본 발명의 제1 실시 예에 따른 디지털신호 복조장치의 구성을 나타낸 블록도이다.2 is a block diagram showing the configuration of a digital signal demodulation device according to a first embodiment of the present invention.
도 2에 도시된 디지털신호 복조장치는 CD에 적용되는 것으로서 재생된 채널비트스트림을 NRZI 변환하기 위한 NRZI 변환부(10)와, NRZI 변환되어 직렬로 입력되는 변조데이터를 14비트 단위로 구분하여 병렬로 출력하기 위한 쉬프트레지스터(12)와, 쉬프트레지스터(12)로부터 입력되는 변조데이터의 비트폭을 줄이기 위한 디코딩부(14)와, 디코딩부(14)로부터 입력되는 데이터를 어드레싱하여 대응되는 8비트의 데이터로 변환하기 위한 변환테이블(16)과, 변환테이블(16)로부터의 8비트 데이터를 일시 저장하여 출력하기 위한 래치(18)를 구비한다.The digital signal demodulation device shown in FIG. 2 is applied to a CD, and the NRZI converter 10 for converting a reproduced channel bitstream to NRZI and the NRZI converted serially modulated data in 14-bit units are paralleled. The shift register 12 for outputting the data, the decoder 14 for reducing the bit width of the modulated data input from the shift register 12, and the 8 bits corresponding to the data input from the decoder 14 And a latch 18 for temporarily storing and outputting 8-bit data from the conversion table 16.
도 2에 도시된 디지털신호 복조장치에서 NRZI 변환부(10)에는 CD로부터 재생된 고주파신호(RF)가 레벨슬라이싱됨으로써 채널비트스트림 형태로 입력되게 된다. ZRZI 변환부(10)는 입력되는 채널비트스트림을 NRZI 변환하여 출력한다. 쉬프트레지스터(12)는 NRZI 변환부(10)로부터 직렬로 입력되는 변조데이터를 입력 채널클럭신호에 따라 쉬프트시킴으로써 14비트 단위로 구분하여 병렬로 출력하게 된다. 디코딩부(14)는 쉬프트레지스터(12)로부터 입력되는 14비트의 변조데이터를 3비트 단위로 구분하여 디코딩함으로써 10비트의 변조데이터로 변환하게 된다. 이를 위하여, 디코딩부(14)는 3비트의 데이터를 논리연산함으로써 2비트의 데이터로 변환하는 4개의 디코더(14')로 구성된다. 이는 EFM 방식으로 변조되어 기록된 데이터는 RLL(2, 10)에 의해 연속되는 3비트에 '1'이 배치되는 형태가 도 3의 (B)에 도시된 바와 같이 4가지임에서 착안한 것으로서, 이 4가지의 경우의 3비트 데이터를 논리연산하여 2비트의 데이터로 변환할 수 있음에서 기인한 것이다. 이 경우, 각 디코더(14')는 도 3의 (A)에 도시된 바와 같이 논리합 연산을 수행하는 2개의 논리게이트(OR1, OR2)로 구성될 수 있다. 이러한 4개의 디코더(14')에 의해 14비트의 변조데이터 중 12비트의 데이터가 8비트의 데이터로 변환되고, 나머지 2비트의 데이터를 그대로 통과된다. 결국, 디코딩부(14)는 14비트의 변조데이터를 10비트의 변조데이터로 변환하여 출력하게 된다. 변환테이블(16)은 디코딩부(14)로부터 입력되는 10비트의 변조데이터를 어드레싱하여 대응되는 8비트의 데이터를 출력하게 된다. 이 경우, 입력되는 변조데이터의 폭이 종래에 비하여 4비트만큼 줄어듬에 따라 변환테이블의 용량을 축소시킬 수 있게 된다. 예컨데, 도 1에 도시된 종래의 복조장치에 있어서 변환테이블(6)의 용량은 16k 바이트가 필요한 반면에 본 발명의 복조장치에 있어서 변환테이블(16)의 용량은 1k 바이트면 족하다. 이러한 변환 테이블(16)은 ROM이나 PLA로 구현될 수 있다. 래치(18)는 변환 테이블(16)로부터 입력되는 8비트의 데이터를 일시저장한 후 출력하게 된다.In the digital signal demodulator shown in FIG. 2, the NRZI converter 10 is inputted in the form of a channel bit stream by level slicing the high frequency signal RF reproduced from the CD. The ZRZI converter 10 converts and outputs the input channel bitstream by NRZI conversion. The shift register 12 divides the modulated data serially input from the NRZI converter 10 according to the input channel clock signal and outputs them in parallel by dividing them into 14-bit units. The decoding unit 14 converts the 14-bit modulated data input from the shift register 12 into 3-bit units and decodes the 14-bit modulated data into 10-bit modulated data. To this end, the decoding unit 14 is composed of four decoders 14 'that convert three bits of data into two bits of data. This is because the data recorded after being modulated by the EFM method has four forms of '1' arranged in three consecutive bits by the RLL (2, 10), as shown in FIG. This is because the three-bit data in these four cases can be logically converted to two-bit data. In this case, each decoder 14 ′ may be composed of two logic gates OR1 and OR2 that perform an OR operation as shown in FIG. 3A. By these four decoders 14 ', 12 bits of data among 14 bits of modulated data are converted into 8 bits of data, and the remaining 2 bits of data are passed through as it is. As a result, the decoding unit 14 converts the 14-bit modulation data into 10-bit modulation data and outputs it. The conversion table 16 addresses the 10-bit modulation data input from the decoding unit 14 and outputs corresponding 8-bit data. In this case, as the width of the input modulation data is reduced by 4 bits, the capacity of the conversion table can be reduced. For example, in the conventional demodulator shown in Fig. 1, the capacity of the conversion table 6 is 16k bytes, whereas in the demodulation device of the present invention, the capacity of the conversion table 16 is 1k bytes. This conversion table 16 may be implemented in ROM or PLA. The latch 18 temporarily stores 8-bit data input from the conversion table 16 and outputs the data.
도 4는 본 발명의 제2 실시 예에 따른 디지털신호 복조장치의 구성을 나타낸 블록도이다.4 is a block diagram showing the configuration of a digital signal demodulation device according to a second embodiment of the present invention.
도 4에 도시된 디지털신호 복조장치는 DVD에 적용되는 것으로서, 이에 대한 이해를 돕고자 우선 DVD에 적용되고 있는 EFM+ 방식에 대하여 간단하게 살펴보기로 한다.The digital signal demodulation device shown in FIG. 4 is applied to a DVD. First of all, the EFM + method applied to a DVD will be briefly described to help understand the digital signal demodulation device.
DVD에 적용되고 있는 EFM+ 방식에 의해 8 비트 단위의 데이터는 RLL(2, 10)으로 한정되는 16비트 단위의 데이터로 변환되고 있다. 이 경우, 변조장치에 포함되는 변환 테이블은 0에서 255까지 256종류의 16비트 코드가 각각 저장된 4세트의 메인테이블과 0에서 87까지 88종류의 16비트 코드가 저장된 4세트의 서브테이블로 구성되어 있다. 이러한 4세트의 메인테이블과 4세트의 서브테이블은 DSV(Digital Sum Value)을 '0'으로 하기 위하여 구분된 것으로서, 변조장치의 변환 테이블에는 하나의 8비트 데이터에 대하여 배열상태가 서로 다른 4종류(0에서 87까지는 8종류)의 16비트 변조데이터가 세트별로 저장되어 있다. 그리고, 각 16비트 변조데이터 뒤에는 다음에 입력되는 8비트 데이터에 대응되는 16비트 변조데이터를 선택할 수 있는 세트번호를 나타내는 넥스트 스테이트(Next State) 번호가 부가되어 있다. 이에 따라, 8비트의 데이터를 16비트의 변조데이터로 테이블변환하는 경우 이전 단계에서 선택된 16비트의 변조데이터 뒤에 부가된 넥스트 스테이트를 확인하여 그 넥스트 스테이트에 일치하는 세트에서 해당되는 16비트의 변조데이터를 선택하게 된다.By the EFM + method applied to DVD, data of 8 bit units is converted into data of 16 bit units limited to RLL (2, 10). In this case, the conversion table included in the modulator is composed of four sets of main tables storing 256 kinds of 16 bit codes from 0 to 255 and four sets of sub tables storing 88 kinds of 16 bit codes from 0 to 87. have. These four sets of main tables and four sets of subtables are separated to set the DSV (Digital Sum Value) to '0'. Four types of different arrangements for one 8-bit data are included in the conversion table of the modulator. 16-bit modulation data (8 types from 0 to 87) are stored for each set. Next to each of the 16-bit modulated data, a next state number indicating a set number for selecting 16-bit modulated data corresponding to 8-bit data input next is added. Accordingly, when converting 8-bit data into 16-bit modulation data, the next state added after the 16-bit modulation data selected in the previous step is checked, and the corresponding 16-bit modulation data in the set matching the next state is checked. Will be selected.
따라서, EFM+ 방식에 의해 변조되어 DVD에 기록된 정보를 재생하는 경우 복조장치는 넥스트 스테이트를 고려하여 16비트의 변조데이터를 8비트의 데이터로 복조하여야 한다. 이하, 도 4를 참조하여 DVD에 적용되는 디지털신호 복조장치에 대하여 살펴보기로 한다.Therefore, when reproducing information recorded on DVD modulated by the EFM + method, the demodulation device must demodulate 16-bit modulation data into 8-bit data in consideration of the next state. Hereinafter, a digital signal demodulation device applied to a DVD will be described with reference to FIG. 4.
도 4에 도시된 디지털신호 복조장치는 재생된 채널비트스트림을 NRZI 변환하기 위한 NRZI 변환부(20)와, NRZI 변환되어 직렬로 입력되는 변조데이터를 쉬프트시켜 순차적으로 출력하기 위한 제1 쉬프트레지스터(22)와, 제1 쉬스트레지스터(22)로부터 직렬로 입력되는 변조데이터를 14비트 단위로 구분하여 병렬로 출력하기 위한 제2 쉬프트레지스터(24)와, 제2 쉬프트레지스터(24)로부터 입력되는 변조데이터의 비트폭을 줄이기 위한 디코딩부(26)와, 디코딩부(26)로부터 입력되는 데이터를 어드레싱하여 대응되는 8비트의 데이터로 변환하기 위한 변환테이블(28)과, 변환테이블(28)로부터의 8비트 데이터를 일시 저장하여 출력하기 위한 래치(30)를 구비한다.The digital signal demodulator shown in FIG. 4 includes an NRZI converter 20 for converting a reproduced channel bitstream to NRZI, and a first shift register for sequentially shifting and outputting NRZI-converted modulated data serially. 22) and a second shift register 24 for outputting the modulated data serially inputted from the first sheath register 22 in 14-bit units and output in parallel, and the second shift register 24. A decoding section 26 for reducing the bit width of the modulated data, a conversion table 28 for converting the data input from the decoding section 26 into corresponding 8-bit data, and a conversion table 28. And a latch 30 for temporarily storing and outputting 8-bit data.
도 4에 도시된 디지털신호 복조장치에서 NRZI 변환부(20)에는 DVD로부터 재생된 고주파신호(RF)가 레벨슬라이싱됨으로써 채널비트스트림 형태로 입력되게 된다. ZRZI 변환부(20)는 입력되는 채널비트스트림을 NRZI 변환하여 출력한다. 제1 쉬프트레지스터(22)는 NRZI 변환부(10)로부터 직렬로 입력되는 변조데이터를 입력 채널클럭신호에 따라 쉬프트시킴으로써 16비트의 변조데이터를 순차적으로 출력하게 된다. 제2 쉬프트레지스터(24)는 제1 쉬프트레지스터(22)로부터 직렬로 입력되는 변조데이터를 입력 채널클럭신호에 따라 쉬프트시킴으로써 16비트 단위로 구분하여 병렬로 출력하게 된다. 디코딩부(26)는 제2 쉬프트레지스터(22)로부터 입력되는 16비트의 변조데이터를 3비트 단위로 구분하여 디코딩함으로써 11비트의 변조데이터로 변환하게 된다. 이를 위하여, 디코딩부(26)는 3비트의 데이터를 논리연산함으로써 2비트의 데이터로 변환하는 5개의 디코더(26')를 구비한다. 디코딩부(26)에 포함되는 각 디코더(26')는 도 3의 (A)에 도시된 바와 같이 논리합 연산을 수행하는 2개의 논리게이트(OR1, OR2)로 구성될 수 있다. 이러한 5개의 디코더(26')에 의해 16비트의 변조데이터 중 15비트의 데이터가 10비트의 데이터로 변환되고, 나머지 1비트의 데이터는 그대로 통과된다.In the digital signal demodulator shown in FIG. 4, the NRZI converter 20 inputs a high frequency signal RF reproduced from a DVD into a channel bitstream by level slicing. The ZRZI converter 20 performs NRZI conversion on the input channel bitstream. The first shift register 22 sequentially outputs 16-bit modulation data by shifting the modulation data serially input from the NRZI converter 10 according to the input channel clock signal. The second shift register 24 divides the modulated data serially inputted from the first shift register 22 according to the input channel clock signal, and outputs them in parallel in units of 16 bits. The decoding unit 26 converts 16-bit modulation data input from the second shift register 22 into 3-bit units and converts the 16-bit modulation data into 11-bit modulation data. To this end, the decoding unit 26 includes five decoders 26 'that convert three bits of data into two bits of data. Each decoder 26 ′ included in the decoding unit 26 may be configured with two logic gates OR1 and OR2 that perform an OR operation as illustrated in FIG. 3A. By the five decoders 26 ', 15 bits of data among the 16 bits of modulated data are converted into 10 bits of data, and the remaining 1 bits of data are passed through as it is.
한편, DVD에 적용되는 변조장치의 변환테이블은 세트별로 구분되어 데이터변환을 하고 있는 반면에 복조장치에 포함되는 변환테이블은 세트별 구분이 없는 상태이다. 이 경우, 세트 간에 중복되는 코드워드가 존재하게 되므로 데이터복조는 넥스트 스테이트를 고려하여 수행되어져야 한다. 여기서, 변조시 사용되는 변환테이블에 세트별로 저장된 코드워드를 살펴보면, 세트 1과 세트 4의 경우 세트 간에 중복되는 코드워드가 존재하지 않는 반면에 세트 2와 세트 3의 경우 중복되는 코드워드가 존재하고 있음을 알 수 있었다. 또한, 세트 2와 세트 3에 존재하는 코드워드를 살펴보면 세트 2에 존재하는 코드워드는 4번째 비트(A3)와 16번째 비트(A15)가 모두 '0'인 특성을 가지고 있음을 알 수 있었다. 이에 따라, 변환테이블(28)에 입력되는 변조데이터에 넥스트 스테이트를 나타내는 1비트를 추가함으로써 세트별 구분이 없는 변환테이블(28)을 이용하여 데이터변환을 수행할 수 있다. 여기서, 넥스트 스테이트를 나타내는 1비트는 이후단계의 16비트의 데이터에서 4번째 비트(A3)와 16번째 비트(A15)를 논리합 연산하여 생성할 수 있다. 이를 위하여, 디코더(26)는 제1 쉬프트레지스터(22)로부터의 4번째 비트(A14)와 16번째 비트(A15)을 입력하여 논리합연산하기 위한 논리합게이트(OR)를 더 구비하게 된다. 결과적으로, 디코딩부(26)은 16비트의 변조데이터를 넥스트 스테이트를 나타내는 1비트를 추가하여 총 12비트의 길이를 갖는 변조데이터로 변환하여 출력하게 된다. 여기서, 넥스트 스테이트를 나타내는 1비트는 LSB로 가정하기로 한다. 변환테이블(28)은 디코딩부(26)로부터 입력되는 12비트의 변조데이터를 어드레싱하여 대응되는 8비트의 데이터를 출력하게 된다.On the other hand, the conversion table of the modulation device applied to the DVD is divided into sets for data conversion, while the conversion table included in the demodulation device has no distinction for each set. In this case, since duplicate codewords exist between sets, data demodulation should be performed in consideration of the next state. Here, looking at the codewords stored for each set in the conversion table used for modulation, in the case of set 1 and set 4 there is no overlapping codeword between sets, while in the case of set 2 and set 3 there is a duplicate codeword I could see that. In addition, looking at the codewords in the set 2 and set 3, it can be seen that the codewords in the set 2 has a characteristic that both the fourth bit (A3) and the sixteenth bit (A15) is '0'. Accordingly, by adding one bit representing the next state to the modulation data input to the conversion table 28, data conversion can be performed using the conversion table 28 having no distinction for each set. Here, one bit representing the next state may be generated by performing an OR operation on the fourth bit A3 and the sixteenth bit A15 from the 16-bit data of a later step. To this end, the decoder 26 further includes a logic sum gate OR for inputting and logically operating the fourth bit A14 and the sixteenth bit A15 from the first shift register 22. As a result, the decoding unit 26 converts the 16-bit modulated data into modulated data having a total length of 12 bits by adding 1 bit representing the next state and outputs the modulated data. Here, it is assumed that 1 bit representing the next state is LSB. The conversion table 28 addresses the 12-bit modulation data input from the decoding unit 26 to output corresponding 8-bit data.
한편, 세트 1 또는 4에 대응하는 코드워드인 경우 중복되는 코드가 존재하지 않으므로 넥스트 스테이트를 고려하지 않아도 데이터변환을 할 수 있다. 그런데, 세트 2와 3에 대응하는 코드워드인 경우 넥스트 스테이트를 고려하여 데이터변환을 하여야 한다. 이 경우, 입력되는 데이터의 길이를 통일시키기 위하여 변환테이블(28)은 세트 1 또는 4에 대응하는 코드워드인 경우 입력되는 12비트의 데이터 중 LSB에 상관없이, 즉 LSB가 '0' 또는 '1'인 경우 모두 동일한 코드워드를 저장하고 있게 된다. 이에 따라, 변환테이블(28)은 입력되는 12비트의 변조데이터를 대응되는 8비트의 데이터로 정확하게 변환할 수 있게 된다. 그리고, 입력되는 변조데이터의 폭이 종래에 비하여 4비트만큼 줄어듬에 따라 변환테이블의 용량을 축소시킬 수 있게 된다. 이러한 변환 테이블(28)은 ROM이나 PLA로 구현될 수 있다. 래치(30)는 변환 테이블(28)로부터 입력되는 8비트의 데이터를 일시저장한 후 출력하게 된다.On the other hand, in the case of codewords corresponding to the set 1 or 4, since there is no overlapping code, data conversion can be performed without considering the next state. However, in the case of codewords corresponding to sets 2 and 3, data conversion should be performed in consideration of the next state. In this case, in order to unify the length of the input data, the conversion table 28 is a codeword corresponding to set 1 or 4, regardless of the LSB of the 12-bit data input, that is, the LSB is' 0 'or' 1. 'Will all store the same codeword. Accordingly, the conversion table 28 can accurately convert the input 12-bit modulation data into corresponding 8-bit data. As the width of the input modulation data is reduced by 4 bits, the capacity of the conversion table can be reduced. This conversion table 28 may be implemented in ROM or PLA. The latch 30 temporarily stores 8-bit data input from the conversion table 28 and outputs the data.
도 5는 도 4에 도시된 디코딩부(26)에 대한 다른 실시 예를 설명하기 위한 것으로서 하나의 디코더(26")에 대한 회로도가 도시되어 있다.FIG. 5 is a diagram illustrating another embodiment of the decoding unit 26 shown in FIG. 4, and a circuit diagram of one decoder 26 ″ is shown.
도 5에 도시된 디코더(26")는 8비트의 데이터를 5비트의 데이터로 축소시키게 된다. 따라서, 도 4의 DVD 복조장치에 적용되는 디코딩부(26)는 도 5에 도시된 디코더(26")를 2개로 구성되어 16비트의 변조데이터를 10비트의 변조데이터로 변환할 수 있고 넥스트 스테이트를 고려한 1비트를 추가하여 총 11비트의 데이터로 변환할 수 있게 된다. 이 경우, RLL(2, 10)으로 한정되는 16비트의 변조데이터에서 8비트의 데이터는 도 5의 (B)에 도시된 바와 같은 로직에 의해 5비트의 데이터로 변환될 수 있게 된다.The decoder 26 " shown in Fig. 5 reduces the 8-bit data into 5-bit data. Therefore, the decoder 26 applied to the DVD demodulation device of Fig. 4 has a decoder 26 shown in Fig. 5; ") Consists of two pieces, and 16-bit modulation data can be converted into 10-bit modulation data, and one bit considering the next state can be added to convert a total of 11 bits of data. In this case, 8-bit data in the 16-bit modulation data defined by the RLL (2, 10) can be converted into 5-bit data by logic as shown in Fig. 5B.
상세히 하면, 8비트의 데이터(A0∼A7)에서 중앙의 A3 비트와 A4 비트는 (A)에 도시된 바와 같이 '00', '01', '10'의 3가지 경우만이 존재하게 된다. 여기서, A3 및 A4 비트가 '00' 또는 '01'인 경우 A0, A1, A3의 비트열은 4가지의 경우(즉, '000', '010', '001', '100')만 존재함을 알 수 있다. 이 경우, A0, A1, A2의 3비트는 상기 4가지의 경우수에 대응하여 2비트(B0, B1)로 변환될 수 있게 된다. 그리고, A3 및 A4 비트가 '00'인 경우 A5, A6, A7의 비트열은 4가지의 경우(즉, '000', '010', '001', '100')만 존재하게 되므로 2비트(B3, B4)로 변환될 수 있다. 이 경우, 중앙의 A3 및 A4 비트 '00'는 '0'으로 나타나는 1비트(B2)로 변환될 수 있다.In detail, in the 8-bit data A0 to A7, only the three cases of '00', '01', and '10' exist in the center A3 and A4 bits as shown in (A). Here, when the bits A3 and A4 are '00' or '01', the bit strings of A0, A1, and A3 exist only in four cases (that is, '000', '010', '001', and '100'). It can be seen. In this case, three bits of A0, A1 and A2 can be converted into two bits B0 and B1 corresponding to the four cases. When the bits A3 and A4 are '00', the bit strings of A5, A6, and A7 exist only in four cases (that is, '000', '010', '001', and '100'). Can be converted to (B3, B4). In this case, the center A3 and A4 bits '00' may be converted into one bit B2 represented by '0'.
한편, A3 및 A4 비트가 '01'인 경우 A5, A6, A7의 비트열은 2가지의 경우(즉, '000', '001')만 존재하게 되므로 1비트(B4)로 변활될 수 있다. 이 경우, 중앙의 A3 및 A4 비트 '01'는 '1'으로 나타나는 1비트(B2)로 변환될 수 있고, B3 비트는 상기 A4 비트 '1'을 고려하여 '1'로 고정되게 된다.On the other hand, when the bits A3 and A4 are '01', the bit strings of A5, A6, and A7 may be changed to 1 bit (B4) because only two cases exist (that is, '000' and '001'). . In this case, the central A3 and A4 bits '01' may be converted into one bit B2 represented by '1', and the B3 bit is fixed to '1' in consideration of the A4 bit '1'.
또한, 상기 A3 및 A4 비트가 '10'인 경우 A0, A1, A3의 비트열은 2가지의 경우(즉, '000', '100')만 존재함을 알 수 있다. 이 경우, A0, A1, A2의 3비트는 상기 2가지의 경우수에 대응하여 1비트(B4)로 변환될 수 있게 된다. 그리고, A5, A6, A7의 비트열은 3가지의 경우(즉, '000', '010', '001' )만 존재하게 되므로 2비트(B0, B1)로 변활될 수 있다. 이 경우, 중앙의 A3 및 A4 비트 '10'는 '1'으로 나타나는 1비트(B2)로 변환될 수 있고, 상기 B3 비트는 A4 비트 '1'을 고려하여 '0'으로 고정되게 된다.In addition, when the bits A3 and A4 are '10', it can be seen that the bit strings of A0, A1, and A3 exist only in two cases (ie, '000' and '100'). In this case, three bits of A0, A1 and A2 can be converted into one bit B4 corresponding to the two cases. In addition, since the bit strings of A5, A6, and A7 exist only in three cases (that is, '000', '010', and '001'), the bit strings of A5, A6, and A7 may be changed to two bits B0 and B1. In this case, the central A3 and A4 bits '10' may be converted into one bit B2 represented by '1', and the B3 bit is fixed to '0' in consideration of the A4 bit '1'.
이를 위하여, 도 5의 (A)에 도시된 디코더(26")는 제2 쉬프터레지스터(24)의 출력단에 접속된 제1 및 제2 멀티플렉서(32, 34)와, 제1 내지 제6 논리합게이트(OR1∼OR6)를 구비한다.To this end, the decoder 26 ″ shown in FIG. 5A includes first and second multiplexers 32 and 34 and first to sixth logic sum gates connected to an output terminal of the second shifter register 24. (OR1 to OR6) are provided.
도 5의 (B)에 도시된 디코더(26")에서 제1 멀티플렉서(32)는 제2 쉬프트레지스터(24)에서 출력되는 A3 비트의 논리상태에 따라 제2 쉬프트레지스터(24)에서 출력되는 A0 내지 A2 비트와 A7 내지 A5 비트를 선택하여 출력하게 된다. 상세히 하면, A3 비트의 논리상태가 '0'인 경우 제1 멀티플렉서(32)는 A0 내지 A2 비트를 선택하여 A0 내지 A3 비트에 일대일로 대응하는 D0 내지 D2를 출력하게 된다. 반면에, A3 비트의 논리상태가 '1'인 경우 제1 멀티플렉서(32)는 A5 내지 A7 비트를 선택하여 A7 내지 A5 비트에 일대일로 대응하는 D0 내지 D2를 출력하게 된다. 이와 비슷하게, 제2 멀티플렉서(34)도 제2 쉬프트레지스터(24)에서 출력되는 A3 비트의 논리상태에 따라 제2 쉬프트레지스터(24)에서 출력되는 A5 내지 A7 비트와 A2 내지 A0 비트를 선택하여 출력하게 된다. 상세히 하면, A3 비트의 논리상태가 '0'인 경우 제2 멀티플렉서(34)는 A5 내지 A7 비트를 선택하여 A6 내지 A7 비트에 일대일로 대응하는 D4 내지 D6를 출력하게 된다. 반면에, A3 비트의 논리상태가 '1'인 경우 제2 멀티플렉서(34)는 A0 내지 A2 비트를 선택하여 A2 내지 A0 비트에 일대일로 대응하는 D4 내지 D6를 출력하게 된다. 제1 논리합게이트(OR1)는 제1 멀티플렉서(32)에서 출력되는 D0 비트와 D1 비트를 입력하여 논리합연산함으로써 B0 비트를 출력하게 된다. 제2 논리합게이트(OR2)는 제1 멀티플렉서(32)에서 출력되는 D0 비트와 D2 비트를 입력하여 논리합연산함으로써 B1 비트를 출력하게 된다. 제3 논리합게이트(OR3)는 제2 멀티플렉서(34)에서 출력되는 D4 비트와 D5 비트를 입력하여 논리합연산하여 출력하게 된다. 제4 논리합게이트(OR4)는 제2 멀티플렉서(34)에서 출력되는 D4 비트와 D6 비트를 입력하여 논리합연산함으로써 B4 비트를 출력하게 된다. 제5 논리합게이트(OR5)는 제2 쉬프트레지스터(24)에서 출력되는 A3 비트와 A4 비트를 입력하여 논리합연산함으로써 B2 비트를 출력하게 된다. 제6 논리합게이트(OR6)는 제2 쉬프트레지스터(24)에서 출력되는 A4 비트와 제3 논리합게이트(OR3)의 출력신호를 입력하여 논리합연산함으로써 B3 비트를 출력하게 된다.In the decoder 26 ″ shown in FIG. 5B, the first multiplexer 32 is A0 output from the second shift register 24 according to the logic state of the A3 bit output from the second shift register 24. To A2 bits and A7 to A5 bits are selected and outputted, in detail, when the logic state of the A3 bit is '0', the first multiplexer 32 selects the A0 to A2 bits and performs one-to-one correspondence with the A0 to A3 bits. On the other hand, when the logic state of the A3 bit is '1', the first multiplexer 32 selects the bits A5 to A7 to correspond to the bits A7 to A5 one-to-one corresponding to the bits D0 to D2. Similarly, the second multiplexer 34 also outputs A5 to A7 bits and A2 to A0 output from the second shift register 24 according to the logic state of the A3 bit output from the second shift register 24. The bit is selected and output, in detail, the A3 ratio If the logic state of '0', the second multiplexer 34 selects bits A5 to A7 and outputs D4 to D6 one-to-one corresponding to bits A6 to A7. 1 ', the second multiplexer 34 selects bits A0 to A2 and outputs D4 to D6 corresponding to the bits A2 to A0 one-to-one, and the first logical sum gate OR1 is connected to the first multiplexer 32. The D0 bit and the D1 bit are inputted and logically operated to output the B0 bit, and the second logical sum gate OR2 receives the D0 and D2 bits output from the first multiplexer 32 and logically operates to perform the B1 bit. The third logical sum gate OR3 inputs and outputs the D4 and D5 bits output from the second multiplexer 34. The fourth logical sum gate OR3 outputs the second multiplexer 34. D4 bit and D6 output from By entering the bit, and outputs the B4-bit by logical sum operation. The fifth OR gate (OR5) is to output the B2 bit by OR operation to input the A3 bits and A4 bits output from the second shift register 24. The sixth logic sum gate OR6 receives the A4 bit output from the second shift register 24 and the output signal of the third logic sum gate OR3 and performs logical sum operation to output the B3 bit.
이와 같이, 디코딩부(26)는 제2 쉬프터레지스터(24)에서 출력되는 16비트의 변조데이터를 8비트단위로 분리하여 각각 5비트의 데이터로 변환하여 10비트의 데이터를 출력하게 된다. 또한, 디코딩부(26)는 도 4에서 전술한 넥스트 스테이트를 나타내는 1비트(LSB)를 추가함으로써 총 11비트의 데이터를 출력하게 된다. 이에 따라, 변환테이블(28)에 입력되는 데이터의 폭이 상술한 제1 실시 예보다 1비트가 줄어들게 됨으로써 4k 바이트에서 2k 바이트로 감소시킬 수 있게 된다.In this way, the decoding unit 26 separates the 16-bit modulation data output from the second shift register 24 into 8-bit units, converts the 16-bit modulation data into 5-bit data, and outputs 10-bit data. In addition, the decoding unit 26 outputs a total of 11 bits of data by adding 1 bit (LSB) indicating the next state described above in FIG. Accordingly, the width of the data input to the conversion table 28 is reduced by one bit from the above-described first embodiment, thereby reducing the width from 4k bytes to 2k bytes.
이상 설명한 바와 같이, 본 발명에 따른 디지털신호 복조장치에 의하면, 재생된 디지털신호를 복조처리하는데 있어 디코더를 삽입하여 변조데이터의 크기를 축소시킴으로써 변환 테이블의 규모를 축소시킬 수 있게 된다.As described above, according to the digital signal demodulation device according to the present invention, it is possible to reduce the size of the conversion table by inserting a decoder to reduce the size of the modulation data in demodulating the reproduced digital signal.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
Claims (7)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |