KR20000020105A - 플래시 메모리를 구비한 전자 장치 - Google Patents

플래시 메모리를 구비한 전자 장치 Download PDF

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Abstract

개시되는 전자 장치는 중앙 처리 장치(CPU)와 상기 중앙 처리 장치로부터 입력되는 기입/소거 명령에 응답하여, 메모리 블록 단위로 데이터가 기입/소거되는 플래시 메모리 및 상기 플래시 메모리의 데이터가 업데이트될 때, 상기 중앙 처리 장치로부터 입력되는 데이터와 상기 플래시 메모리의 업데이트될 영역을 포함하는 메모리 블록 영역의 데이터를 임시 저장하는 램을 포함한다. 상기 플래시 메모리에 기입될 데이터는 우선 상기 램의 제 1 영역에 저장되고, 상기 플래시 메모리에 데이터가 기입될 영역을 포함하는 메모리 블록 영역 내의 데이터가 상기 램의 제 2 영역에 저장되고 나서, 상기 제 1 영역에 저장된 데이터가 상기 제 2 영역의 업데이트될 영역에 저장되고, 상기 제 2 영역의 데이터가 상기 플래시 메모리의 메모리 블록 영역에 기입된다. 그 결과, 메모리 블록 단위로 데이터가 기입/소거되는 플래시 메모리에/로부터 데이터를 비트 또는 바이트 단위로 기입/소거가 가능하다.

Description

플래시 메모리를 구비한 전자 장치(ELECTRONIC DEVICE WITH FLASH MEMORY)
본 발명은 플래시 메모리를 구비한 전자 장치에 관한 것으로, 좀 더 구체적으로는 블록 단위로 데이터를 기입/소거 가능한 플래시 메모리에 비트 또는 바이트 단위로 데이터를 기입/소거하는 전자 장치 및 그 제어 방법에 관한 것이다.
스마트 카드(smart card)에 구비되는 마이크로 컨트롤러(microcontroller)에는 전원이 공급되지 않더라도 데이터를 저장할 수 있는 비휘발성 메모리(non-volatile memory)가 내장되어 있다. 상기 비휘발성 메모리에 대표적인 것으로 EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리(flash memory), F-RAM 등이 있다.
종래에는 스마트 카드의 비휘발성 메모리에 저장되는 데이터의 사이즈(size)가 크지 않았으며, 단일 어플리케이션(single application)에 국한되어 있었다. 최근에는 멀티 어플리케이션(multi-application)을 수용하는 자바 어플리케이션(JAVA-application)의 등장으로 대용량의 비휘발성 메모리의 필요성이 대두되었다.
그런데, 스마트 카드에 구비되는 마이크로 컨트롤러 칩(chip)의 패키지 타입(package type)은 COB 형태로 칩의 신뢰성 측면에서 칩 사이즈를 25mm2이하로 규정하고 있다. 현재 대부분의 스마트 카드용 마이크로 컨트롤러 칩 제조회사들은 20mm2이하의 칩을 생산하고 있으며, 칩 조립의 신뢰성과 제조원가 측면에서 점차 소형화되고 있는 추세이다.
즉, 비휘발성 메모리의 용량은 대용량으로 진행되고, 칩 사이즈는 소형화되는 추세에서 새롭게 대두된 것이 스마트 카드의 마이크로 컨트롤러에 EEPROM 대신 플래시 메모리를 내장하는 것이다.
EEPROM은 2개의 트랜지스터로 하나의 기억 소자 셀(CELL)이 구성되는 반면에 플래시 메모리는 1개의 트랜지스터로 하나의 기억 소자 셀이 구성된다. 또한 플래시 메모리가 EEPROM에 비해 셀의 크기가 상대적으로 훨씬 작다. 그 결과, 스마트 카드용 마이크로 컨트롤러에 대용량의 비휘발성 메모리를 내장할 수 있게 되었다.
1 비트 또는 1 바이트 단위로 데이터를 기입/소거(write/erase)할 수 있는 EEPROM과 달리 플래시 메모리는 블록(block) 단위로만 데이터를 기입/소거할 수 있다. 그러나, 스마트 카드에서는 1 비트(bit) 또는 1바이트(byte) 단위로 데이터를 기입/소거하는 동작이 많이 발생하므로, 스마트 카드용 마이크로 컨트롤러 칩에 플래시 메모리를 그대로 내장하면 많은 문제점들이 야기된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 플래시 메모리에/로부터 데이터를 1비트 또는 1 바이트 단위로 기입/소거 가능한 전자 장치 및 그 제어 방법을 제공하는데 있다.
도 1은 본 발명의 바람직한 실시예에 따른 마이크로 컨트롤러의 내부 회로 구성을 보여주는 블록도;
도 2는 플래시 메모리에 데이터가 기입되는 과정을 설명하기 위해 램과 플래시 메모리의 구성을 개념적으로 도시하고 있는 도면; 그리고
도 3은 본 발명의 바람직한 실시예에 따른 전자 장치의 플래시 메모리에 데이터가 기입되는 수순을 보여주는 플로우 차트이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 중앙 처리 장치 20 : 램
22 : I/O 포트 24 : 램 어레이
30 : 플래시 메모리 32 : 래치
34 : 플래시 메모리 어레이
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 전자 장치는: 중앙 처리 장치(CPU)와; 상기 중앙 처리 장치로부터 입력되는 기입/소거 명령에 응답하여, 메모리 블록 단위로 데이터가 기입/소거되는 플래시 메모리 및; 상기 플래시 메모리의 데이터가 업데이트(update)될 때, 상기 중앙 처리 장치로부터 입력되는 데이터와 상기 플래시 메모리의 업데이트될 영역을 포함하는 메모리 블록 영역의 데이터를 임시 저장하는 램을 포함하되; 상기 플래시 메모리에 기입될 데이터는 상기 램의 제 1 영역에 저장되고, 상기 플래시 메모리에 데이터가 기입될 영역을 포함하는 메모리 블록 영역 내의 데이터가 상기 램의 제 2 영역에 저장되고 나서, 상기 제 1 영역에 저장된 데이터가 상기 제 2 영역의 업데이트될 영역에 저장되고, 상기 제 2 영역의 데이터가 상기 플래시 메모리의 메모리 블록 영역에 기입된다.
바람직한 실시예에 있어서, 상기 램은 적어도 상기 플래시 메모리의 메모리 블록의 두 배의 크기를 갖는다.
바람직한 실시예에 있어서, 상기 전자 장치는 스마트 카드(smart card)에 구비된다.
본 발명의 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 중앙 처리 장치(CPU)와 램(RAM) 및 소거 단위의 메모리 블록들을 포함하는 플래시 메모리(FLASH MEMORY)를 구비한 전자 장치의 상기 플래시 메모리의 데이터 기입(write) 방법은: 상기 플래시 메모리에 기입될 데이터를 상기 램의 제 1 영역에 기입하는 단계와; 상기 플래시 메모리에 데이터가 기입될 영역을 포함하는 메모리 블록 영역 내의 데이터를 상기 램의 제 2 영역에 기입하는 단계와; 상기 램의 제 1 영역에 기입된 데이터를 상기 플래시 메모리에 데이터가 기입될 영역에 대응하는 제 2 영역의 소정 영역에 재기입(rewrite)하는 단계 및; 상기 램의 제 2 영역에 기입된 데이터를 상기 플래시 메모리의 메모리 블록 영역에 기입하는 단계를 포함한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 1 내지 도 3을 참조하여 상세히 설명한다.
본 발명의 신규한 전자 장치는 중앙 처리 장치(CPU)와 상기 중앙 처리 장치로부터 입력되는 기입/소거 명령에 응답하여, 메모리 블록 단위로 데이터가 기입/소거되는 플래시 메모리 및 상기 플래시 메모리의 데이터가 업데이트될 때, 상기 중앙 처리 장치로부터 입력되는 데이터와 상기 플래시 메모리의 업데이트될 영역을 포함하는 메모리 블록 영역의 데이터를 임시 저장하는 램을 포함한다. 상기 플래시 메모리에 기입될 데이터는 우선 상기 램의 제 1 영역에 저장되고, 상기 플래시 메모리에 데이터가 기입될 영역을 포함하는 메모리 블록 영역 내의 데이터가 상기 램의 제 2 영역에 저장되고 나서, 상기 제 1 영역에 저장된 데이터가 상기 제 2 영역의 업데이트될 영역에 저장되고, 상기 제 2 영역의 데이터가 상기 플래시 메모리의 메모리 블록 영역에 기입된다. 그 결과, 메모리 블록 단위로 데이터가 기입/소거되는 플래시 메모리에/로부터 데이터를 비트 또는 바이트 단위로 기입/소거가 가능하다. 따라서, 비트 또는 바이트 단위로 데이터를 기입/소거해야 하는 전자 장치에 고용량, 소형의 플래시 메모리를 내장할 수 있어서, 전자 장치의 사이즈를 소형화할 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 마이크로 컨트롤러의 내부 회로 구성을 블록적으로 보여주고 있다.
도 1을 참조하면, 스마트 카드(smart card)에 구비되는 마이크로 컨트롤러(microcontroller)는 데이터 처리를 수행하는 중앙 처리 장치(Central Processing Unit; CPU)(10)와 램(Random Access Memory; RAM)(20) 및 플래시 메모리(flash memory)(30)를 포함한다. 상기 램(20)과 플래시 메모리(30)는 어드레스 버스와 각종 제어 라인(CS, RD, WR) 및 데이터 버스로 CPU와 연결되어 있다.
플래시 메모리(30)는 EEPROM과 달리 1 비트 또는 1 바이트 단위의 소거가 불가능한 구조를 갖는다. 이는 하나의 셀이 트랜지스터 1개로 구성되어 일괄 소거 방식을 채택하고 있기 때문이다. 이러한 문제를 해결하기 위해 본 발명에서는 플래시 메모리(30)의 한 블록의 크기의 2 배인 데이터 백-업(back-up)용 램(Read Only Memory; ROM)(20)을 구비한다. 상기 램(20)은 디-램(Dynamic RAM; DRAM)으로 구성된다.
상기 플래시 메모리(30)는 중앙 처리 장치(10)로부터 입력되는 기입/소거 명령에 응답하여 메모리 블록 단위로 데이터가 기입/소거된다. 상기 램(20)은 상기 플래시 메모리(30)의 데이터가 업데이트(update)될 때 상기 중앙 처리 장치(10)로부터 입력되는 데이터와 상기 플래시 메모리(30)의 업데이트될 영역을 포함하는 물리적 블록 영역의 데이터를 임시 저장한다. 상기 램(20)은 적어도 상기 플래시 메모리(30)의 메모리 블록의 두 배의 크기를 갖는다. 이는 상기 중앙 처리 장치(10)로부터 입력되는 데이터와 상기 플래시 메모리(30)의 업데이트될 영역을 포함하는 물리적 블록 영역의 데이터를 동시에 저장할 수 있도록 하기 위함이다.
상기 램(20)과 플래시 메모리(30)는 상기 중앙 처리 장치(10)로부터 인가되는 칩 선택 신호(Chip Select signal; CS)에 의해 선택되고, 기입/독출 신호(write/read signal) 즉, WR, RD 신호에 의해 기입/독출된다. 또한, 상기 램(20)과 플래시 메모리(30)는 상기 중앙 처리 장치(10)로부터 8비트의 어드레스 신호(ADDRESS 0~7)를 인가받아, 8비트의 데이터 신호(DATA 0~7)를 기입/독출한다.
계속해서 도 2를 참조하여, 본 발명의 바람직한 실시예에 따른 마이크로 컨트롤러에서 플래시 메모리에 데이터를 기입하는 과정을 설명한다.
도 2는 플래시 메모리에 데이터가 기입되는 과정을 설명하기 위해 램과 플래시 메모리의 구성을 개념적으로 도시하고 있다.
도 2에 도시된 바와 같이, 램(20)은 I/O 포트(Input/Output port)(22)와 램 어레이(24)를 포함한다. 상기 램 어레이(24)는 제 1 영역(24a)과 제 2 영역(24b)으로 분리된다. 상기 제 1 영역(24a)은 64 바이트(A0 ~ A63)로 구성되고, 상기 제 2 영역(24b)은 64 바이트(B0 ~ B63)로 구성된다. 플래시 메모리(30)는 래치(latch)(32)와 플래시 메모리 어레이(34)를 포함한다. 상기 플래시 메모리 어레이(34)는 n 개의 메모리 블록들(BLOCK 0 ~ BLOCK 63)로 구성되고, 각 메모리 블록은 64 바이트(BYTE 0 ~BYTE 63)의 크기를 갖는다.
램 어레이(24)는 I/O 포트(22)를 통해 중앙 처리 장치(10)로부터 데이터와 어드레스를 인가받는다. 데이터 버스 a를 통해 상기 I/O 포트(22)로 인가되는 데이터는 데이터 버스 b를 통해 램 어레이(24)의 제 1 영역(24a)에 기입(write)된다.
다음, 플래시 메모리 어레이(34)에 데이터가 기입될 영역(A)을 포함하는 메모리 블록 영역(BLOCK 1) 내의 데이터들이 데이터 버스 c를 통해 상기 램 어레이(24)의 제 2 영역(24b)에 기입된다. 상기 플래시 메모리 어레이(34)는 n 개의 메모리 블록들로 구성되고, 각 메모리 블록은 64 바이트(BYTE 0 ~BYTE 63)의 크기를 갖는다. 따라서, 상기 램 어레이(24)의 제 2 영역(24b)은 적어도 64 바이트이어야 한다. 또한, I/O 포트(22)로부터 입력되는 데이터는 상기 플래시 메모리 어레이(34)의 메모리 블록의 크기와 같거나 작으므로, 상기 램 어레이(24)의 제 1 영역(24a)은 적어도 64 바이트이어야 한다. 즉, 상기 램 어레이(24)는 적어도 플래시 메모리 어레이(34)의 메모리 블록의 두 배의 크기(64 바이트 × 2)를 갖는다.
계속해서, 램 어레이(24)의 제 1 영역(24a)에 기입된 데이터는 상기 플래시 메모리 어레이(34)에 데이터가 기입될 영역(A)에 대응하는 램 어레이(24)의 제 2 영역(24b)에 기입된다(d). 램 어레이(24)의 제 2 영역(24b)에 기입된 데이터는 데이터 버스 e, 래치(34), 그리고 데이터 버스 f를 통해 플래시 메모리 어레이(34)의 메모리 블록 영역(BLOCK 1)에 프로그램된다. 상기 래치(32)는 1 바이트에서 64 바이트까지 저장 가능하며, 상기 램 어레이(24)로부터 입력되는 데이터를 1 바이트씩 순차적으로 래치하여 플래시 메모리 어레이(34)에 프로그램하거나, 64 바이트를 저장한 후 하나의 기입 사이클(write cycle) 동안 프로그램할 수 있다.
상술한 바와 같은 과정을 통해, 플래시 메모리 어레이(34)의 A 영역에 데이터를 기입하는데 있어서, 메모리 블록 영역(BLOCK 1)의 나머지 63 바이트 영역의 데이터는 원래의 데이터로 유지된다. 따라서, 블록 단위로 기입/소거되는 구조를 갖는 플래시 메모리 어레이(34)에 1 비트 또는 1 바이트 단위로 데이터를 기입/소거할 수 있다.
도 3은 본 발명의 바람직한 실시예에 따른 전자 장치의 플래시 메모리에 데이터가 기입되는 수순을 보여주는 플로우 차트이다.
단계 S110에서는, 플래시 메모리 어레이(34)에 기입될 데이터를 램 어레이(24)의 제 1 영역(24a)에 기입한다. 다음 단계 S120에서는, 상기 플래시 메모리 어레이(34)에 데이터가 기입될 영역(A)을 포함하는 메모리 블록 영역(BLOCK 1) 내의 데이터를 상기 램 어레이(24)의 제 2 영역(24b)에 기입한다.
계속해서, 단계 S130에서는, 상기 램 어레이(24)의 제 1 영역(24a)에 기입된 데이터를 상기 플래시 메모리 어레이(34)에 데이터가 기입될 영역(A)에 대응하는 상기 램 어레이(24)의 제 2 영역(24b)의 소정 영역에 재기입(rewrite)한다.
단계 S140에서는, 상기 램 어레이(24)의 제 2 영역(24b)에 기입된 데이터를 상기 플래시 메모리 어레이(34)의 메모리 블록 영역(BLOCK 1)에 프로그램한다. 이때, 램 어레이(24)의 제 2 영역(24b)으로부터 플래시 메모리 어레이(34)로 입력되는 데이터는 래치(32)를 통해 입력되어 프로그램된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 메모리 블록단위로 기입/소거되는 플래시 메모리에/로부터 데이터를 비트 또는 바이트 단위로 기입/소거가 가능하다. 그 결과, 비트 또는 바이트 단위로 데이터를 기입/소거해야 하는 전자 장치에 고용량, 소형의 플래시 메모리를 내장할 수 있어서, 전자 장치의 사이즈를 소형화할 수 있다.

Claims (4)

  1. 전자 장치에 있어서,
    중앙 처리 장치(CPU)와;
    상기 중앙 처리 장치로부터 입력되는 기입/소거 명령에 응답하여, 메모리 블록 단위로 데이터가 기입/소거되는 플래시 메모리 및;
    상기 플래시 메모리의 데이터가 업데이트(update)될 때, 상기 중앙 처리 장치로부터 입력되는 데이터와 상기 플래시 메모리의 업데이트될 영역을 포함하는 메모리 블록 영역의 데이터를 임시 저장하는 램을 포함하되;
    상기 플래시 메모리에 기입될 데이터는 상기 램의 제 1 영역에 저장되고, 상기 플래시 메모리에 데이터가 기입될 영역을 포함하는 메모리 블록 영역 내의 데이터가 상기 램의 제 2 영역에 저장되고 나서, 상기 제 1 영역에 저장된 데이터가 상기 제 2 영역의 업데이트될 영역에 저장되고, 상기 제 2 영역의 데이터가 상기 플래시 메모리의 메모리 블록 영역에 기입되는 것을 특징으로 하는 전자 장치.
  2. 제 1 항에 있어서,
    상기 램은 적어도 상기 플래시 메모리의 메모리 블록의 두 배의 크기를 갖는 것을 특징으로 하는 전자 장치.
  3. 제 1 항에 있어서,
    상기 전자 장치는 스마트 카드(smart card)에 구비되는 것을 특징으로 하는 전자 장치.
  4. 중앙 처리 장치(CPU)와 램(RAM) 및 소거 단위의 메모리 블록들을 포함하는 플래시 메모리(FLASH MEMORY)를 구비한 전자 장치의 상기 플래시 메모리의 데이터 기입(write) 방법에 있어서:
    상기 플래시 메모리에 기입될 데이터를 상기 램의 제 1 영역에 기입하는 단계와;
    상기 플래시 메모리에 데이터가 기입될 영역을 포함하는 메모리 블록 영역 내의 데이터를 상기 램의 제 2 영역에 기입하는 단계와;
    상기 램의 제 1 영역에 기입된 데이터를 상기 플래시 메모리에 데이터가 기입될 영역에 대응하는 제 2 영역의 소정 영역에 재기입(rewrite)하는 단계 및;
    상기 램의 제 2 영역에 기입된 데이터를 상기 플래시 메모리의 메모리 블록 영역에 기입하는 단계를 포함하는 것을 특징으로 하는 전자 장치의 플래시 메모리의 데이터 기입 방법.
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