KR20000019878A - Ic chip with dummy pad and semiconductor device - Google Patents
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Abstract
Description
본 발명은 집적회로 칩(이하, IC 칩) 및 이를 채용한 반도체 장치에 관한 것으로서, 특히 한 번에 프로빙되는 파라메터의 수를 증가시키면서, 핀의 호환성(compatibilty)을 유지할 수 있는 패드 배치를 가지는 IC 칩 및 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit chip (hereinafter referred to as an IC chip) and a semiconductor device employing the same, and in particular, an IC having a pad arrangement capable of maintaining pin compatibility while increasing the number of parameters to be probed at one time. It relates to a chip and a semiconductor device.
IC 칩에는 외부에서 내부로 또는 내부에서 외부로 신호를 전달하기 위하여 다수개의 패드들이 구비된다. 이러한 IC 칩들이 다수개 형성된 웨이퍼를 테스트할 때에는, 테스트 장비에 부착된 프로브(probe)들을 상기 IC 칩 내에 형성된 임의의 패드들에 기계적으로 연결하고 상기 패드들에 전기적 신호를 인가한 후, 반도체 장치의 기능 및 특성을 테스트하게 된다.The IC chip is provided with a plurality of pads to transmit signals from the outside to the inside or the inside to the outside. When testing a wafer in which a plurality of such IC chips are formed, a semiconductor device is mechanically connected to probes attached to test equipment to arbitrary pads formed in the IC chip and an electrical signal is applied to the pads. You will test the function and characteristics of.
예를 들면, 메모리와 로직이 복합된 복합 반도체 장치(merged memory and logic device)에 있어서 웨이퍼 번인 테스트시에는 특히, 기입신호 입력 패드, 웨이퍼 번인 모드 인에이블 신호 인가 패드, 내부전원전압 인가 패드, 워드라인 인에이블 신호 인가 패드, 어드레스 인가 패드, DRAM 관련 전원전압 및 접지전압 인가 패드, 로직회로 관련 전원전압 및 접지전압 인가 패드 등이 필요하다.For example, in a wafer burn-in test in a memory and logic device in which memory and logic are combined, a write signal input pad, a wafer burn-in mode enable signal application pad, an internal power supply voltage application pad, and a word A line enable signal application pad, an address application pad, a DRAM supply voltage and ground voltage application pad, a logic circuit supply voltage and ground voltage application pad, and the like are required.
도 1은 종래 복합 반도체 장치 칩의 패드 배치를 설명하기 위해 도시한 개략적 평면도이다.1 is a schematic plan view illustrating a pad arrangement of a conventional composite semiconductor device chip.
도 1에 도시된 바와 같이, 종래의 집적회로 칩 예컨대, 복합 반도체 장치의 집적회로 칩(1)의 좌변에는 다수개의 패드들 예를 들면, 웨이퍼 번인 테스트와 관련된 신호들이 인가되는 패드들(3)이 배치되어 있으며, 상변과 하변에는 각각 메모리와 로직회로의 전원전압 인가 패드(5, 7)가 배치되어 있다. 또한 각각의 패드(3, 5, 7)에 대응되는 핀들(9, 11, 13)이 반도체 장치의 외부에 배치된다.As shown in FIG. 1, a plurality of pads, for example, pads 3 to which signals related to a wafer burn-in test are applied, are applied to a left side of a conventional integrated circuit chip, for example, an integrated circuit chip 1 of a complex semiconductor device. Are arranged, and power supply voltage application pads 5 and 7 of the memory and logic circuit are disposed on the upper and lower sides, respectively. In addition, pins 9, 11, 13 corresponding to the pads 3, 5, and 7 are disposed outside the semiconductor device.
일반적인 복합 반도체 장치는 상기와 같은 핀 배열로 인쇄회로기판에 탑재되므로, 이러한 핀의 위치는 복합 반도체 장치의 핀 호환성을 유지하기 위해 고정된다.Since a typical composite semiconductor device is mounted on a printed circuit board in the pin arrangement as described above, the positions of these pins are fixed to maintain pin compatibility of the composite semiconductor device.
그러나, 이와 같이 웨이퍼 레벨 테스트에 필요한 패드들이 서로 다른 변에 위치하게 되면 테스트 효율이 저하된다. 즉, 웨이퍼 번인 테스트에 있어서, 각종 신호 인가 패드와 전원전압 및 접지전압 인가 패드들이 칩 상의 서로 다른 변에 위치하게 되면, 웨이퍼 번인 테스트 장비가 프로빙(probing)할 수 있는 패드 개수가 줄어들게 되어 테스트의 효율성이 저하된다.However, if the pads required for the wafer level test are located on different sides, the test efficiency is lowered. That is, in the wafer burn-in test, when the various signal applying pads and the power supply voltage and ground voltage applying pads are located on different sides of the chip, the number of pads that the wafer burn-in test equipment can probe may be reduced. The efficiency is lowered.
따라서, 웨이퍼 번인 테스트와 관련된 패드들을 칩 상의 한 변에 배치하여, 웨이퍼 번인 테스트 장비가 한번에 테스트할 수 있는 파라메터(parameter)의 개수를 최대화하는 것이 필요하다.Therefore, it is necessary to place pads associated with the wafer burn-in test on one side of the chip to maximize the number of parameters that the wafer burn-in test equipment can test at one time.
그러나, 언급된 바와 같은 메모리와 로직이 복합된 복합 반도체 장치의 경우 통용되는 핀의 호환성을 유지하기 위해, 일정한 변에 웨이퍼 번인 테스트와 관련된 모든 패드들을 배치할 수 없는 경우가 발생된다. 따라서, 한번에 테스트할 수 있는 파라메터의 개수가 줄어들게 되고 웨이퍼 번인 테스트에 소요되는 시간이 증가하게 된다.However, in the case of the composite semiconductor device in which the memory and logic are combined as mentioned above, in order to maintain compatibility of commonly used pins, there is a case where all pads related to the wafer burn-in test cannot be disposed on a certain side. Therefore, the number of parameters that can be tested at one time is reduced and the time required for wafer burn-in test is increased.
본 발명이 이루고자하는 기술적 과제는 핀의 호환성을 유지하면서도 웨이퍼 번인 테스트 시간을 줄일수 있는 집적회로 칩을 제공하는 것이다.The present invention is to provide an integrated circuit chip that can reduce the wafer burn-in test time while maintaining the pin compatibility.
본 발명이 이루고자하는 다른 기술적 과제는 상기 집적회로 칩을 채용한 반도체 장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor device employing the integrated circuit chip.
도 1은 종래의 집적회로 칩의 패드 배치를 설명하기 위해 도시한 개략적 평면도이다.1 is a schematic plan view illustrating a pad arrangement of a conventional integrated circuit chip.
도 2는 본 발명에 따른 집적회로 칩의 패드 배치를 설명하기 위해 도시한 개략적 평면도이다.2 is a schematic plan view illustrating a pad arrangement of an integrated circuit chip according to the present invention.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 집적회로 칩은, 그 표면에 전기적인 신호를 전달하는 다수개의 패드가 구비되며, 상기 패드는, 상기 집적회로 칩의 한 변에 인접하여 배치된 복수개의 제1 테스트 신호 인가 패드들과, 상기 제1 테스트 신호 인가 패드와 동일 변에 인접하여 배치된 적어도 하나의 더미 패드 및 상기 한 변을 제외한 적어도 하나의 변에 배치되고, 상기 더미 패드와는 각각 전기적으로 연결된 적어도 하나의 제2 테스트 신호 인가 패드로 이루어진다.In order to achieve the above technical problem, an integrated circuit chip according to the present invention includes a plurality of pads for transmitting an electrical signal to a surface thereof, and the pads include a plurality of pads disposed adjacent to one side of the integrated circuit chip. 1 test signal applying pads, at least one dummy pad disposed adjacent to the same side as the first test signal applying pad, and at least one side except for the one side, and each of the dummy pads electrically At least one second test signal applying pad is connected.
본 발명의 일 실시예에 따른 상기 집적회로 칩은 메모리와 로직회로가 복합된 복합 반도체 장치의 칩이고, 상기 제1 테스트 신호 인가 패드는 웨이퍼 번인 테스트와 관련된 신호들을 입력하는 패드들이며, 상기 제2 테스트 신호 인가 패드는 메모리 또는 로직회로의 전원전압 공급 패드이다.The integrated circuit chip according to an embodiment of the present invention is a chip of a complex semiconductor device in which a memory and a logic circuit are combined. The first test signal applying pads are pads for inputting signals related to a wafer burn-in test. The test signal applying pad is a power supply voltage supply pad of a memory or logic circuit.
상기 다른 기술적 과제를 이루기 위한 본 발명에 따른 반도체 장치는, 하나의 칩 상에 메모리와 로직회로가 형성된 복합 반도체장치이고, 상기 복합 반도체 장치는, 상기 칩의 한 변에 인접하여 배치된 복수개의 제1 테스트 신호 인가 패드들과, 상기 제1 테스트 신호 인가 패드와 동일 변에 인접하여 배치된 적어도 하나의 더미 패드와, 상기 변을 제외한 적어도 하나의 변에 배치되고, 상기 더미 패드와는 각각 전기적으로 연결된 적어도 하나의 제2 테스트 신호 인가 패드와, 상기 제1 테스트 신호 인가 패드들 및 제2 테스트 신호 인가 패드 각각에 대응되는 핀을 구비한다.According to another aspect of the present invention, there is provided a semiconductor device including a semiconductor device having a memory and a logic circuit formed on one chip, and the composite semiconductor device includes a plurality of semiconductor devices disposed adjacent to one side of the chip. 1 test signal applying pads, at least one dummy pad disposed adjacent to the same side as the first test signal applying pad, and at least one side except for the side, the dummy pad being electrically At least one second test signal applying pad connected to each other, and a pin corresponding to each of the first test signal applying pads and the second test signal applying pad.
상기 본 발명에 따르면, 패키지 상태에서는 종래와 동일한 핀 배열을 유지하므로 핀의 호환성이 유지되고, 웨이퍼 레벨의 테스트시에는 한 번에 프로빙될 수 있는 파라메터의 수가 증가하여 테스트 효율이 향상된다.According to the present invention, pin compatibility is maintained in the package state, so pin compatibility is maintained, and in the wafer level test, the number of parameters that can be probed at one time increases, thereby improving test efficiency.
이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 집적회로 칩의 패드 배치를 설명하기 위해 도시한 개략적 평면도이다.2 is a schematic plan view illustrating a pad arrangement of an integrated circuit chip according to the present invention.
본 발명에 따른 집적회로 칩(51)에는, 일 변 예를 들면, 칩의 좌변에 인접하여 복수개의 제1 테스트 신호 인가 패드들(53)과, 상기 제1 테스트 신호 인가 패드들(53)과는 일정거리 이격된 위치에 적어도 하나의 더미 패드(54, 54')가 배치되어 있다.In the integrated circuit chip 51 according to the present invention, a plurality of first test signal applying pads 53, first test signal applying pads 53, and one side, for example, are adjacent to a left side of the chip. At least one dummy pad 54, 54 ′ is disposed at a distance spaced apart from each other.
그리고, 상기 제1 테스트 신호 인가 패드들(53)과 더미 패드(54. 54')가 배치된 변을 제외한 적어도 하나의 변 예를 들면, 칩의 상변 또는 하변에는, 각각이 상기 더미 패드(54. 54')와 전기적으로 연결된 적어도 하나의 제2 테스트 신호 인가 패드(55, 57)가 배치되어 있다.In addition, at least one side of the chip, for example, the upper side or the lower side of the chip, except for the side where the first test signal applying pads 53 and the dummy pads 54. 54 '), at least one second test signal application pad 55, 57 is disposed in electrical communication with the second one.
본 발명의 바람직한 실시예에 따르면, 상기 집적회로 칩(51)은 메모리와 로직회로가 하나의 칩 상에서 구현되는 복합 반도체 장치 칩일 수 있으며, 상기 제1 테스트 신호 인가 패드들(53)은 예컨대, 웨이퍼 번인 테스트와 관련된 신호들이 인가되는 패드들일 수 있다.According to a preferred embodiment of the present invention, the integrated circuit chip 51 may be a complex semiconductor device chip in which a memory and a logic circuit are implemented on one chip, and the first test signal applying pads 53 may be, for example, a wafer. It may be pads to which signals related to the burn-in test are applied.
또한, 상기 제2 테스트 신호 인가 패드(55, 57)는 예를 들면, 칩(51)의 상변에 배치되어 메모리에 전원전압을 인가하는 패드(55)이거나, 칩(51)의 하변에 배치되어 로직 회로에 전원전압을 인가하는 패드(57)일 수 있다.In addition, the second test signal applying pads 55 and 57 may be disposed at an upper side of the chip 51, for example, to apply a power voltage to the memory, or may be disposed at the lower side of the chip 51. The pad 57 may apply a power supply voltage to the logic circuit.
여기서, 상기 메모리 전원전압 인가 패드(55)는 칩(51)의 좌변 상단에 위치한 제1 더미 패드(54)와 전기적으로 연결되고, 상기 로직 회로 전원전압 인가 패드(57)는 칩의 좌변 하단에 위치한 제2 더미 패드(54')와 전기적으로 연결된다.Here, the memory power supply voltage application pad 55 is electrically connected to the first dummy pad 54 located on the upper left side of the chip 51, and the logic circuit power supply voltage application pad 57 is provided on the lower left side of the chip. Is electrically connected to a second dummy pad 54 'positioned.
따라서, 본 발명에 따른 집적회로 칩(53)에 의하면, 제2 테스트 신호 인가 패드(55, 57)와 전기적으로 연결된 더미 패드(54, 54')가 제1 테스트 신호 인가 패드(53)와 동일 변에 위치한다. 그러므로, 웨이퍼 번인 테스트를 위한 프로빙시 웨이퍼 번인에 관련된 신호 인가 패드들 즉, 제1 및 제2 테스트 신호 인가 패드들(53, 55, 57)이 모두 칩의 좌변에 위치하는 것과 동일한 효과를 가진다.Therefore, according to the integrated circuit chip 53 according to the present invention, the dummy pads 54 and 54 ′ electrically connected to the second test signal applying pads 55 and 57 are the same as the first test signal applying pad 53. It is located on the side. Therefore, when probing for the wafer burn-in test, the signal applying pads related to the wafer burn-in, that is, the first and second test signal applying pads 53, 55, 57 all have the same effect as being located on the left side of the chip.
즉, 본 발명에 따르면 웨이퍼 번인 모드에서 칩(51)의 상변이나 하변에 위치한 제2 테스트 신호 인가 패드들 예컨대, 메모리 또는 로직 회로 전원전압 인가 패드(55, 57)들을 프로빙하는 대신에, 이들과 전기적으로 연결된 제1 및 제2 더미 패드들(54, 54')을 프로빙한다. 그 결과, 한 번에 프로빙될 수 있는 파라메터의 수가 증가하여 테스트 효율이 향상된다.That is, according to the present invention, instead of probing the second test signal applying pads, for example, the memory or logic circuit power supply voltage applying pads 55 and 57, located on the upper side or the lower side of the chip 51 in the wafer burn-in mode. Probing the first and second dummy pads 54, 54 ′ that are electrically connected. As a result, the number of parameters that can be probed at one time increases, improving test efficiency.
상기 집적회로 칩(51)을 채용한 반도체 장치에는, 제1 및 제2 테스트 신호 인가 패드들(53, 55, 57) 각각에 대응되는 핀들(59, 61, 63)이 상기 반도체 장치의 외부에 배치된다. 여기서, 상기 더미 패드(54, 54')는 웨이퍼 레벨 테스트시 프로빙을 위해 사용되므로, 별도의 핀이 할당되지 않는다. 그리고, 제2 테스트 신호 인가 패드(55, 57)는 각각 칩의 상변 및 하변에 위치하여 종래와 동일한 핀 배열을 유지하므로, 핀의 호환성이 유지된다.In the semiconductor device employing the integrated circuit chip 51, pins 59, 61, and 63 corresponding to each of the first and second test signal applying pads 53, 55, and 57 are disposed outside the semiconductor device. Is placed. Here, since the dummy pads 54 and 54 'are used for probing during the wafer level test, no separate pins are allocated. In addition, since the second test signal applying pads 55 and 57 are located on the upper and lower sides of the chip, respectively, and maintain the same pin arrangement as in the related art, pin compatibility is maintained.
이처럼 본 발명에 따른 칩의 패드 배치에 의하면, 각종 신호 인가 패드와 전원전압 또는 접지전압 인가 패드들이 칩 상의 서로 다른 변에 위치하더라도, 동일한 변에 위치한 더미 패드를 프로빙하기 때문에 웨이퍼 번인 테스트와 관련된 패드들이 칩 상의 한 변에 위치하는 것과 동일한 효과가 있다. 그 결과, 테스트 장비가 한번에 프로빙할 수 있는 패드 개수가 증가하여 테스트 효율이 향상된다.Thus, according to the pad arrangement of the chip according to the present invention, even if various signal applying pads and power or ground voltage applying pads are located on different sides of the chip, the pads related to the wafer burn-in test are probed because the dummy pads are located on the same side. Has the same effect as placing them on one side of the chip. As a result, the number of pads that the test equipment can probe at one time increases, thereby improving test efficiency.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 예를 들면, 본 실시예에서는 제1 및 제2 더미 패드(54, 54')가 제2 테스트 신호 인가 패드(55, 57)와 연결되고, 이 제2 테스트 신호 인가 패드에는 메모리 또는 로직 회로의 전원전압이 인가되는 것을 예로 들어 설명하였으나, 전원전압 이외에도 접지전압 혹은 별도의 전기적 신호가 입력될 수도 있다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. For example, in the present embodiment, the first and second dummy pads 54 and 54 'are connected to the second test signal applying pads 55 and 57, and the second test signal applying pads are connected to the memory or logic circuit. Although a description has been given with an example of applying a power supply voltage, a ground voltage or a separate electric signal may be input in addition to the power supply voltage. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따르면, 패키지 상태에서는 종래와 동일한 핀 배열을 유지하므로, 핀의 호환성이 유지된다. 또한, 웨이퍼 레벨 테스트시에는 칩의 제2 변에 위치한 테스트 패드들을 프로빙하는 대신에, 제2 변에 위치한 패드들과 전기적으로 연결되고 나머지 테스트 패드들과 동일한 제1 변에 배치된 더미 패드들을 프로빙한다. 그 결과, 한 번에 프로빙될 수 있는 파라메터의 수가 증가하여 테스트 효율이 향상된다.As described above, according to the present invention, since the same pin arrangement is maintained in the package state, pin compatibility is maintained. In addition, instead of probing the test pads located on the second side of the chip during the wafer level test, probing dummy pads electrically connected to the pads located on the second side and disposed on the same first side as the remaining test pads. do. As a result, the number of parameters that can be probed at one time increases, improving test efficiency.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019980038201A KR20000019878A (en) | 1998-09-16 | 1998-09-16 | Ic chip with dummy pad and semiconductor device |
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| KR1019980038201A KR20000019878A (en) | 1998-09-16 | 1998-09-16 | Ic chip with dummy pad and semiconductor device |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100784889B1 (en) * | 2005-11-29 | 2007-12-11 | 주식회사 하이닉스반도체 | Apparatus for Controlling of Probing Pad and Method Thereof |
-
1998
- 1998-09-16 KR KR1019980038201A patent/KR20000019878A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100784889B1 (en) * | 2005-11-29 | 2007-12-11 | 주식회사 하이닉스반도체 | Apparatus for Controlling of Probing Pad and Method Thereof |
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