KR20000019296A - Phase tracking circuit and phase detecting method - Google Patents

Abstract

PURPOSE: A phase tracking circuit is provided to simplify a hardware configuration by removing a divider used to compensate a phase error. CONSTITUTION: The phase tracking circuit comprises: a digital filter(106) for filtering inputted in-phase (I) channel data to assume quadrature (Q) channel data; a residual phase error remover(108) for receiving the assumed I and Q channel data and providing I channel data restored to remove a phase error remaining to the I channel data; an error judge part(110) for judging the restored I channel data to provide a judge error being a differential between the restored I channel data and the judged I channel data; and a calculator for calculating a complement value of the judge error; and a selector(118) for selecting one of the judge error and the complement value according to a symbol of the assumed Q channel data to provide the selected value as an assumed phase error to the residual phase error remover.

Description

위상 추적 회로 및 위상 검출 방법Phase tracking circuit and phase detection method

본 발명은 통신 데이터의 위상 보정 분야에 관한 것으로, 특히 디지털 잔류 측파대(Vestigial Side Band:VSB) 변조를 이용하는 VSB 수신기에서 신호중에 존재하는 위상 에러를 보정하기 위해 사용되는 위상 추적 회로 및 위상 검출 방법에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to the field of phase correction of communication data, and in particular, a phase tracking circuit and a phase detection method used for correcting phase error present in a signal in a VSB receiver using digital residual side band (VSB) modulation. It is about.

그랜드 얼라이언스(Grand Alliance: GA) VSB HDTV(High Definition Television) 시스템은 미합중국의 지상 HDTV 방송의 표준이다. 도 1은 일반적인 GA-VSB 수신기의 구조를 보인 블록도로서, 미합중국 ATSC(United States Advanced Television System Committee)에서 제안한 참조 문헌 [1]에 도시되어 있으므로 여기서는 간략히 언급한다: [1] Guide to the use of the digital television standard for HDTV transmission, pp.108-109, Doc.A/54, 12 Apr. 95.The Grand Alliance (GA) VSB High Definition Television (HDTV) system is the standard for terrestrial HDTV broadcasting in the United States. FIG. 1 is a block diagram showing the structure of a general GA-VSB receiver, and is briefly referred to here because it is shown in Reference Document [1] proposed by the United States Advanced Television System Committee (ATSC). [1] Guide to the use of the digital television standard for HDTV transmission, pp. 108-109, Doc.A / 54, 12 Apr. 95.

도 1에 있어서, 튜너(10)는 전송되는 VSB신호를 수신하고, FPLL(Frequency and Phase Locked Loop) 회로(20)는 튜너(10)로부터 제공되는 VSB 신호(y(t))에 포함된 파일럿 신호를 이용하여 반송파를 복원하고, 이 반송파를 수신된 VSB신호에 승산하여 기저대역의 신호(i(t))를 출력한다. 심볼 타이밍 복원기(STR:Symbol Timing Recoverer:40)는 FPLL 회로(20)의 출력신호(i(t))로부터 심볼 타이밍을 복원하여 A/D(Analog to Digital) 변환기(30)의 출력 타이밍을 제어한다. 등화기(50)는 A/D 변환기(30)로부터 제공되는 표본화된 디지털 데이터를 등화해서 I(In-phase) 채널 성분의 데이터(I[nT])를 출력한다. PTL(Phase Tracking Loop) 회로(60)는 등화기(50)로부터 제공되는 I 채널 데이터(I[nT])를 디지털 필터를 이용하여 Q(Quadrature) 채널 성분을 추정하여 I 채널 데이터와 추정된 Q 채널 데이터를 이용하여 위상 에러를 추정하고, 추정된 위상 에러에 따라 I 채널 데이터의 위상을 보정해서 위상 보정된 I 채널 데이터(I"[nT])를 출력한다. 복호기 및 디인터리버(70)는 PTL 회로(60)의 출력을 트레리스 복호화하고, 트레리스 복호화된 데이터를 디인터리브해서 디인터리브된 데이터를 출력한다.1, the tuner 10 receives a transmitted VSB signal, and the frequency and phase locked loop (FPLL) circuit 20 includes a pilot included in the VSB signal y (t) provided from the tuner 10. In FIG. The carrier is restored using the signal, and the carrier is multiplied by the received VSB signal to output the baseband signal i (t). The symbol timing recoverer (STR) 40 recovers the symbol timing from the output signal i (t) of the FPLL circuit 20 to adjust the output timing of the A / D (Analog to Digital) converter 30. To control. Equalizer 50 equalizes the sampled digital data provided from A / D converter 30 and outputs data I [nT] of an I (in-phase) channel component. The phase tracking loop (PTL) circuit 60 estimates the Q (quadrature) channel component by using a digital filter on the I channel data I [nT] provided from the equalizer 50 and then estimates the I channel data and the estimated Q. The phase error is estimated using the channel data, and the phase of the I channel data is corrected according to the estimated phase error to output the phase corrected I channel data I "[nT]. The decoder and the deinterleaver 70 The output of the PTL circuit 60 is trellis decoded, the interleaved trellis decoded data is output, and the deinterleaved data is output.

상술한 바와 같이 VSB 방식의 PTL 회로(60)의 구조는 입력 신호로서 I 채널 데이터만 사용하는 특징을 갖는다. 즉, A/D 변환기(30)에서 심볼 레이트로 표본화된 I 채널 심볼들은 등화기(50)를 거쳐 PTL 회로(60)에 제공된다. 이 I 채널 데이터에는 실제 전달하고자 하는 정보가 포함되어 있으며, Q 채널에는 실제 정보 전달의 기능은 없지만 변조 신호의 스펙트럼을 감소시키는 역할을 한다. 그런데 복조시 위상 에러가 발생하는 경우 표본화된 I 채널 데이터에는 I 채널 데이터 뿐만 아니라 Q 채널 데이터도 포함되어 있다. 따라서, PTL 회로(60)에서 위상 에러를 추정하기 위해서는 Q 채널 정보도 필요하게 된다. 이 Q 채널 정보는 통상 I 채널 데이터를 힐버트 변환 필터 등에 의해 필터링함으로써 얻을 수 있다.As described above, the structure of the VSB-type PTL circuit 60 uses only I channel data as an input signal. That is, I channel symbols sampled at symbol rate in A / D converter 30 are provided to PTL circuit 60 via equalizer 50. This I-channel data contains the information that is actually intended to be conveyed, while the Q-channel has no function of delivering the actual information but serves to reduce the spectrum of the modulated signal. However, when a phase error occurs during demodulation, the sampled I channel data includes not only I channel data but also Q channel data. Therefore, in order to estimate the phase error in the PTL circuit 60, Q channel information is also required. This Q channel information can usually be obtained by filtering I channel data using a Hilbert transform filter or the like.

즉, 도 2는 도 1에 도시된 GA-VSB 수신기에 적용되는 종래의 PTL 회로의 블록도로서, 참조 문헌 [2]에 기술되어 있으므로 여기서는 간략히 언급한다: [2] W.Lee, K.Chun, and S. Choi, "A hardware efficient phase/gain tracking loop for the Grand Alliance VSB HDTV receiver," IEEE Trans. on Consumer Electronics, vol.42, no.3, pp.632-649, Aug.1996.That is, FIG. 2 is a block diagram of a conventional PTL circuit applied to the GA-VSB receiver shown in FIG. 1, which is briefly referred to here because it is described in Reference [2]: [2] W.Lee, K.Chun , and S. Choi, "A hardware efficient phase / gain tracking loop for the Grand Alliance VSB HDTV receiver," IEEE Trans. on Consumer Electronics, vol. 42, no. 3, pp. 632-649, Aug. 1996.

도 2에 있어서, 힐버트 변환 필터인 디지털 필터(63)는 승산기(61)로부터 출력되는 I 채널 데이터를 디지털 필터링하여 Q 채널 성분을 추정해서 추정된 Q 채널 데이터(Q'(n))를 출력한다. 이때, 지연기(62)는 Q 채널 데이터가 얻어질 때까지 승산기(61)로부터 제공되는 I 채널 데이터를 지연하고 있다.In Fig. 2, the digital filter 63, which is a Hilbert transform filter, digitally filters the I channel data output from the multiplier 61, estimates the Q channel components, and outputs estimated Q channel data Q '(n). . At this time, the delay 62 delays the I channel data provided from the multiplier 61 until the Q channel data is obtained.

복소 승산기(64)는 지연기(62)로부터 제공되는 I 채널 데이터(I'(n)) 및 디지털 필터(63)로부터 제공되는 추정된 Q 채널 데이터(Q'(n))를 사인 및 코사인 테이블(67)로부터 제공되는 정현파와 여현파(cos φ (n), sin φ (n))를 각각 곱하여 잔류하는 위상 에러를 제거해서 복원된 I 및 Q 채널 데이터(I"(n),Q"(n))를 출력한다. 에러 판정기(65)는 복소 승산기(64)로부터 제공되는 복원된 I 채널 데이터(I"(n))를 판정하여 복원된 I 채널 데이터(I"(n))와 판정된 I 채널 데이터와의 차인 판정 에러에 따라 추정 위상 에러( θ (n))를 구하고, 누적기(66)는 에러 판정기(65)로부터 제공되는 위상 에러값을 누적한다. 사인 및 코사인 테이블(67)은 누적기(66)로부터 제공되는 위상 에러에 근거하여 PTL 회로의 입력 신호의 위상 에러에 비례하는 주파수를 가지는 정현파 및 여현파(cos φ (n), sin φ (n))를 발생시켜 복소 승산기(64)에 출력하고, 발생된 정현파와 여현파(cos φ (n), sin φ (n))는 입력 신호의 I 채널 데이터(I'(n))와 Q 채널 데이터(Q'(n))와 승산되어 위상 에러 만큼을 보정하게 된다. PTL 회로는 이와 같은 동작을 반복적으로 계속 수행하게 된다. 누적 제한기(68)는 에러 판정기(65)로부터 출력되는 이득 에러(e(n))를 누적해서 승산기(61)에 제공하여 PTL 회로의 입력신호에 잔류하는 진폭 왜곡을 보정하기 위한 것으로 일종의 AGC 기능을 수행한다.The complex multiplier 64 sine and cosine the I channel data I '(n) provided from the delay 62 and the estimated Q channel data Q' (n) provided from the digital filter 63. Sine and cosine waves provided by (67) φ (n), sin φ Each of (n)) is multiplied to remove the remaining phase error and output the restored I and Q channel data I "(n) and Q" (n). The error determiner 65 determines the recovered I channel data I ″ (n) provided from the complex multiplier 64, and compares the recovered I channel data I ″ (n) with the determined I channel data. According to the difference determination error, estimated phase error ( θ (n)), the accumulator 66 accumulates the phase error value provided from the error determiner 65. The sine and cosine tables 67 are sinusoidal and cosine waves having a frequency proportional to the phase error of the input signal of the PTL circuit based on the phase error provided from the accumulator 66. φ (n), sin φ (n)) is generated and output to the complex multiplier 64, and the generated sine and cosine waves (cos φ (n), sin φ (n) is multiplied by the I channel data I '(n) and the Q channel data Q' (n) of the input signal to correct as much as the phase error. The PTL circuit will repeatedly perform this operation. The cumulative limiter 68 accumulates and provides the gain error e (n) output from the error determiner 65 to the multiplier 61 to correct amplitude distortion remaining in the input signal of the PTL circuit. Perform the AGC function.

한편, 에러 판정기(65)는 도 3에 도시된 바와 같이 복소 승산기(64)로부터 출력되는 복원된 I 및 Q 채널 데이터를 이용하여 판정 에러를 판정한다.On the other hand, the error determiner 65 determines the determination error using the restored I and Q channel data output from the complex multiplier 64 as shown in FIG.

따라서, 종래의 PTL 회로에서 추정 위상 에러( θ )는 수학식 1과 같이 주어진다.Therefore, in the conventional PTL circuit, the estimated phase error ( θ ) Is given by Equation 1.

여기서, I"와 Q"는 각각 복원된 I 및 Q 채널 데이터이고, 는 판정된 I 채널 데이터이므로 는 곧 판정 에러이고, 이 위상 에러 θ 는 판정 에러를 추정된 Q 채널 데이터로 나누어서 얻게 된다. 또한, 이득 에러(e)는 수학식 2에 의해 구해진다.Where I "and Q" are reconstructed I and Q channel data, respectively, Since is determined I channel data Is a decision error, and this phase error θ Is obtained by dividing the decision error by the estimated Q channel data. In addition, the gain error e is calculated | required by Formula (2).

따라서, 종래의 위상 추적 방법은 위상 에러 추정을 위해서는 판정 에러값을 Q 채널 데이터로 나누어줘야 하고, 이득 조절을 위해서는 판정 에러를 I 채널 데이터로 나누어줘야 하므로 이때 필요한 나눗셈의 복잡도는 굉장히 큰 문제점이 있었다. 위 참고 문헌 [2]에서와 같이 양자화된 Q 와 I 채널 데이터를 사용한다고 하더라도 마찬가지이다.Therefore, the conventional phase tracking method has to divide the determination error value into Q channel data to estimate the phase error and divide the determination error into I channel data to adjust the gain. . This is true even if the quantized Q and I channel data are used as in [2].

이와 관련하여 동출원인에 의해 선출원된 대한민국 특허출원 제95-9250호의 "디지털 잔류 측파대 변조 통신 시스템의 위상 검출 방법 및 위상 트래킹 루프회로"에서는 위의 수학식 1 및 2를 아래 수학식 3과 4로 수정하여 나눗셈을 제거하는 방법을 제안하였다.In this regard, in "Phase Detection Method and Phase Tracking Loop Circuit of Digital Residual Sideband Modulation Communication System" of Korean Patent Application No. 95-9250, filed by the same applicant, Equations 1 and 2 above are represented by Equations 3 and 4 below. We proposed a method to remove the division by modifying.

본 발명은 위의 수학식 3 및 수학식 4를 이용하여 위상 에러 및 이득 에러를 구하면서 보다 효율적인 위상 에러 추적 회로와 방법을 제공하기 위해 제안된 것이다.The present invention has been proposed to provide a more efficient phase error tracking circuit and method while obtaining phase error and gain error using Equations 3 and 4 above.

따라서, 본 발명의 목적은 하드웨어가 간단한 GA-VSB 수신기를 위한 위상 추적 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a phase tracking circuit for a GA-VSB receiver whose hardware is simple.

본 발명의 다른 목적은 보다 효율적으로 위상 에러를 추정하여 입력 신호의 위상을 보정하는 위상 검출 방법을 제공하는 데 있다.Another object of the present invention is to provide a phase detection method of more accurately estimating a phase error to correct a phase of an input signal.

상기의 목적을 달성하기 위하여, 본 발명에 의한 위상 추적 회로는 디지털 잔류 측파대 변조 통신 장치의 위상 추적 회로에 있어서: 입력되는 I(in-phase) 채널 데이터를 디지털 필터링하여 Q(quadrature) 채널 데이터를 추정하여 추정된 Q 채널 데이터를 제공하는 디지털 필터, I 채널 데이터, 추정된 Q 채널 데이터 및 추정된 위상 에러를 입력하여 I 채널 데이터에 잔류하는 위상 에러를 제거하여 복원된 I 채널 데이터를 제공하는 잔류 위상 에러 제거기, 복원된 I 채널 데이터를 판정하여 복원된 I 채널 데이터와 판정된 I 채널 데이터와의 차인 판정 에러를 제공하는 에러 판정기, 판정 에러의 보수값을 계산하는 계산기 및 추정된 Q 채널 데이터의 부호에 따라 판정 에러와 판정 에러의 보수값 중 하나를 선택하여 추정된 위상 에러로서 잔류 위상 에러 제거기에 제공하는 선택기를 포함함을 특징으로 하고 있다.In order to achieve the above object, the phase tracking circuit according to the present invention is a phase tracking circuit of a digital residual sideband modulation communication apparatus: Q (quadrature) channel data by digitally filtering the input I (in-phase) channel data A digital filter providing the estimated Q channel data by estimating a, inputting the I channel data, the estimated Q channel data, and the estimated phase error to remove the phase error remaining in the I channel data to provide the restored I channel data. Residual phase error eliminator, an error determiner that determines the recovered I channel data and provides a decision error that is the difference between the recovered I channel data and the determined I channel data, a calculator for calculating the complement of the determination error, and an estimated Q channel According to the sign of the data, one of the judgment error and the complementary value of the judgment error is selected to estimate the phase error as And it is characterized in that it comprises a selector for balls.

상기의 다른 목적을 달성하기 위하여, 본 발명에 의한 위상 검출 방법은 디지털 잔류 측파대 변조 통신 장치의 위상 에러를 검출하는 방법에 있어서: 입력되는 I 채널 데이터를 디지털 필터링하여 추정된 Q 채널 데이터를 제공하는 단계, I 채널 데이터와 추정된 Q 채널 데이터와 추정 위상 에러를 입력하여 I 채널 데이터에 잔류하는 위상 에러를 제거하여 복원된 I 채널 데이터를 제공하는 단계, 복원된 I 채널 데이터를 판정하여 복원된 I 채널 데이터와 판정된 I 채널 데이터와의 차인 판정 에러와 판정 에러의 보수값을 제공하는 단계 및 추정된 Q 채널 데이터의 부호에 따라 판정 에러와 판정 에러의 보수값중 하나를 선택하여 추정 위상 에러로서 제공하는 단계를 포함함을 특징으로 하고 있다.In order to achieve the above another object, the phase detection method according to the present invention is a method for detecting a phase error of a digital residual sideband modulated communication device: providing an estimated Q channel data by digitally filtering the input I channel data Inputting the I channel data, the estimated Q channel data, and the estimated phase error to remove the phase error remaining in the I channel data to provide the restored I channel data; determining the restored I channel data Providing a complementary value of the determination error and the determination error that is the difference between the I channel data and the determined I channel data, and selecting one of the complementary values of the determination error and the determination error in accordance with the sign of the estimated Q channel data, thereby estimating the estimated phase error. It is characterized by including the step of providing as.

도 1은 일반적인 GA-VSB의 수신기의 블록도이다.1 is a block diagram of a receiver of a typical GA-VSB.

도 2는 기존의 PTL 회로의 블록도이다.2 is a block diagram of a conventional PTL circuit.

도 3은 에러 판정을 위한 DD(Decision Direct) 방식을 설명하기 위한 도면이다.3 is a diagram for describing a decision direct (DD) method for error determination.

도 4는 본 발명에 의한 위상 추적 회로의 일 실시예에 따른 회로도이다.4 is a circuit diagram according to an embodiment of a phase tracking circuit according to the present invention.

도 5는 도 4에 도시된 누적 제한기의 일 실시예에 따른 상세 블록도이다.FIG. 5 is a detailed block diagram of an embodiment of the accumulator limiter shown in FIG. 4.

도 6은 본 발명에 의한 위상 추적 회로의 다른 실시예에 따른 회로도이다.6 is a circuit diagram according to another embodiment of a phase tracking circuit according to the present invention.

이하, 첨부된 도면을 참조하여 본 발명에 의한 위상 추적 회로 및 위상 검출 방법의 바람직한 실시예를 설명하기로 한다.Hereinafter, exemplary embodiments of a phase tracking circuit and a phase detection method according to the present invention will be described with reference to the accompanying drawings.

본 발명에 의한 위상 추적 회로의 일 실시예에 따른 블록도인 도 4에 있어서, 승산기(102)는 누적 제한기(130)로부터 출력되는 이득(g(n))에 따라 I 채널 데이터인 입력 신호(I(n))에 대한 잔류 진폭 에러를 보정한다.In FIG. 4, which is a block diagram according to an embodiment of the phase tracking circuit according to the present invention, the multiplier 102 is an input signal that is I channel data according to a gain g (n) output from the accumulator limiter 130. Correct the residual amplitude error for (I (n)).

디지털 필터(106)는 일 예로서 힐버트 변환 필터로 구성되고, 승산기(102)로부터 제공되는 I 채널 데이터로부터 Q 채널 성분을 추정해서 추정된 Q 채널 데이터(Q'(n))를 출력한다. 이때, 지연기(104)는 추정된 Q 채널 데이터와의 시간 매칭을 위한 것으로, 지연된 I 채널 데이터(I'(n))를 출력한다.The digital filter 106 is constituted by a Hilbert transform filter as an example, and outputs the estimated Q channel data Q '(n) by estimating the Q channel component from the I channel data provided from the multiplier 102. At this time, the delay unit 104 is for time matching with the estimated Q channel data and outputs delayed I channel data I '(n).

복소 승산기(108)는 지연기(104)와 디지털 필터(106)로부터 각각 출력되는 지연된 I 채널 데이터와 추정된 Q 채널 데이터(I'(n), Q'(n)) 및 위상 에러의 감소 내지 제거를 위해 구해진 사인 및 코사인 테이블(124)로부터 제공되는 정현파와 여현파 값(cos φ (n), sin φ (n))을 입력 받아 잔류하는 위상 에러를 제거하고, 위상 에러가 제거된 I 채널 데이터(I"(n))가 위상 추적 회로의 최종 출력이 되고, 복원된 Q 채널 데이터(Q"(n))의 부호(sign)는 제1 선택기(118)의 선택 신호로서 출력된다.The complex multiplier 108 is configured to reduce delayed I channel data and estimated Q channel data I '(n) and Q' (n) and phase error output from the delayer 104 and the digital filter 106, respectively. The sine and cosine values (cos) provided from the sine and cosine tables 124 obtained for removal. φ (n), sin φ (n)) is input to remove the residual phase error, and the I channel data I ″ (n) from which the phase error is removed becomes the final output of the phase tracking circuit, and the restored Q channel data Q ″ (n Sign) is output as the selection signal of the first selector 118.

복소 승산기(108)로부터 제공되는 I 채널 데이터(I"(n))에 잔류하는 위상 에러와 진폭 에러를 검출하는 구성을 나눗셈기 없이도 아래와 같이 구현할 수 있다.The configuration for detecting phase error and amplitude error remaining in the I channel data I "(n) provided from the complex multiplier 108 can be implemented as follows without a divider.

즉, 에러 판정기(110)의 슬라이서(112)는 복소 승산기(108)로부터 제공되는 I 채널 데이터(I"(n))를 판정하여 판정된 I 레벨값을 출력한다. 감산기(114)는 복소 승산기(108)로부터 제공되는 I 채널 데이터(I"(n))로부터 판정기(112)로부터 제공되는 판정된 I 레벨값을 감산하여 판정 에러를 구한다.That is, the slicer 112 of the error determiner 110 determines the I channel data I "(n) provided from the complex multiplier 108, and outputs the determined I level value. A determination error is obtained by subtracting the determined I level value provided from the determiner 112 from the I channel data I ″ (n) provided from the multiplier 108.

승산기(116)는 에러 판정기(110)로부터 제공되는 판정 에러에 "-1"을 곱하여 즉, 2's 보수 연산을 통해 판정 에러의 보수값을 구한다. 선택기(118)는 복소 승산기(108)로부터 제공되는 추정된 Q 채널 데이터(Q"(n))의 부호에 따라 즉, Q 채널의 부호가 포지티브이면 에러 판정기(110)로부터 출력되는 판정 에러를 선택하고, Q 채널의 부호가 네가티브이면 승산기(116)로부터 출력되는 판정 에러의 보수값을 선택하여 최종 추정 위상 에러에 해당하는 값을 출력한다. 즉, 위 수학식 3에서 알 수 있듯이 I 채널의 판정 에러와 Q 채널의 방향성만으로 위상 에러 θ 를 구할 수 있는 데, Q 채널의 부호가 포지티브이면 위상 에러 θ 는 곧 I 채널의 판정 에러값이 되고, Q 채널의 부호가 네가티브이면 위상 에러 θ 는 곧 I 채널의 판정 에러의 보수값이 된다. 따라서, 정확한 Q 채널값의 추정없이 방향성만으로 위상 에러를 구할 수 있으므로 정교한 디지털 필터(106)를 요구하지 않는다.The multiplier 116 multiplies the determination error provided from the error determiner 110 by " -1 ", that is, through the 2's complement operation to obtain the complement of the determination error. The selector 118 according to the sign of the estimated Q channel data Q " (n) provided from the complex multiplier 108, i.e., if the sign of the Q channel is positive, determines the decision error output from the error determiner 110. If the sign of the Q channel is negative, the complementary value of the decision error output from the multiplier 116 is selected to output a value corresponding to the final estimated phase error, that is, as shown in Equation 3 above. Phase error due to judgment error and directionality of Q channel θ If the sign of the Q channel is positive, the phase error θ Becomes an I-channel decision error value, and if the Q-channel sign is negative, θ Becomes the complement of the I-channel decision error. Therefore, the phase error can be obtained only by the directionality without estimating the exact Q channel value, thus eliminating the need for a sophisticated digital filter 106.

제1 루프 필터(120)는 일종의 승산기로 구성될 수 있으며, 선택기(118)를 통해 출력되는 추정 위상 에러( θ (n))에 제1 루프 이득( αζ )을 승산하여 그 승산 결과를 누적기(122)에 누적한다. 이 누적기(122)에 누적된 위상 에러에 해당하는 주파수 성분(cos φ (n), sin φ (n))은 롬과 같은 메모리로 구성될 수 있는 사인 및 코사인 테이블(124)에서 발생되어 복소 승산기(108)에 공급된다. 여기서, 복소 승산기(108), 제1 루프 필터(120), 누적기(122), 사인 및 코사인 테이블(124)을 잔류 위상 에러 제거기라고 지칭될 수 있다.The first loop filter 120 may be configured as a kind of multiplier, and the estimated phase error (outputted through the selector 118) θ (n)) to the first loop gain ( αζ ), And the result of the multiplication is accumulated in the accumulator 122. Frequency component (cos corresponding to the phase error accumulated in the accumulator 122 φ (n), sin φ (n)) is generated from the sine and cosine table 124, which may be comprised of a memory such as a ROM, and supplied to the complex multiplier 108. Here, the complex multiplier 108, the first loop filter 120, the accumulator 122, and the sine and cosine table 124 may be referred to as a residual phase error remover.

한편, 진폭 에러의 보정은 제2 선택기(126)에서 복소 승산기(108)로부터 제공되는 복원된 I 채널 데이터의 부호(I"(n)sign)에 따라 즉, I 채널의 부호가 포지티브이면 에러 판정기(110)로부터 제공되는 판정 에러를 선택하고, I 채널의 부호가 네가티브이면 승산기(116)로부터 제공되는 판정 에러의 보수값을 선택해서 추정 진폭 에러(e(n))를 출력한다. 즉, 위 수학식 4에서 알 수 있듯이 I 채널의 방향성과 판정 에러에 의해 진폭 에러를 구할 수 있는 데, I 채널의 부호값이 포지티브이면 진폭 에러는 곧 판정 에러가 되고, I 채널의 부호값이 네가티브이면 진폭 에러는 곧 판정 에러의 보수값이 된다.On the other hand, the correction of the amplitude error depends on the sign I "(n) sign of the restored I channel data provided from the complex multiplier 108 in the second selector 126, i.e., if the sign of the I channel is positive, The determination error provided from the periodicity 110 is selected, and if the sign of the I channel is negative, the complementary value of the determination error provided from the multiplier 116 is selected to output the estimated amplitude error e (n). As can be seen from Equation 4, the amplitude error can be obtained by the directionality and the determination error of the I channel. If the sign value of the I channel is positive, the amplitude error becomes a decision error. If the sign value of the I channel is negative, The amplitude error soon becomes the complement of the determination error.

제2 루프 필터(128)도 일종의 승산기로 구성되고, 제2 선택기(126)로부터 제공되는 이득 에러(e(n))와 제2 루프 이득( βξ )을 승산하고, 누적 제한기(130)는 I 채널 데이터(I"(n))의 절대값이 소정값 이상일 때(통상 최대 레벨로 판정될 때) 제2 루프 필터(128)로부터 제공되는 누적된 이득 에러를 소정의 제한 범위(일 예로 0.8-1.2)내의 근사값으로 제한하여 승산기(102)에 제공한다. 여기서, 누적 제한기(130)는 제한 기능이 없는 단순 누적기로 대체할 수 있다. 또한, 이 승산기(102), 제2 루프 필터(128), 누적 제한기(130)를 잔류 진폭 에러 보정기라고 지칭될 수 있다.The second loop filter 128 is also constituted by a kind of multiplier, and the gain error e (n) and the second loop gain provided from the second selector 126 βξ ) And the accumulation limiter 130 accumulates from the second loop filter 128 when the absolute value of the I channel data I "(n) is greater than or equal to a predetermined value (usually determined to be the maximum level). The limited gain error is limited to an approximation value within a predetermined limit range (for example, 0.8-1.2) and provided to the multiplier 102. Here, the accumulator limiter 130 may be replaced by a simple accumulator having no limit function. This multiplier 102, the second loop filter 128, and the accumulator limiter 130 may be referred to as a residual amplitude error corrector.

이 누적 제한기(130)의 일 예에 따른 상세 블록도는 도 5에 도시된 바와 같이, 입력 신호와 제한된 출력을 누적하는 누적기(132)와 이 누적기(132)의 출력을 최대값 M과 최소값 m 사이에 존재하도록 제한하는 제한기(138)로 구성된다. 즉, 누적기(132)의 가산기(134)는 도 4에 도시된 제2 루프 필터(128)로부터 출력되는 이득 에러와 제한기(138)의 출력을 가산하고, 단위 지연기(136)는 가산기(134)의 출력을 버퍼링한다. 제한기(138)의 제1 비교기(140)는 단위 지연기(136)의 출력과 소정의 제한 범위의 최대값(M)을 비교하여 비교 결과를 제4 선택기(146)의 선택신호로서 출력한다. 제2 비교기(142)는 단위 지연기(136)의 출력과 소정의 제한 범위의 최소값(m)을 비교해서 비교 결과를 제3 선택기(144)의 선택신호로 출력한다. 제3 선택기(144)는 제2 비교기(142)의 비교 결과에 따라 즉, 단위 지연기(136)의 출력이 최소값보다 작을 때는 최소값(m)을 선택하고 그렇지 않으면 단위 지연기(136)의 출력을 선택한다. 제4 선택기(146)는 제1 비교기(140)의 비교 결과에 따라 즉, 단위 지연기(136)의 출력이 최대값(M)보다 클 때는 최대값(M)을 선택하고 그렇지 않으면 제3 선택기(144)의 출력을 선택해서 도 4에 도시된 승산기(102)에 출력함과 동시에 가산기(134)에 피드백 출력한다.As shown in FIG. 5, a detailed block diagram according to an example of the accumulator limiter 130 includes an accumulator 132 that accumulates an input signal and a limited output and a maximum value M of an output of the accumulator 132. And a limiter 138 that restricts it to exist between and the minimum value m. That is, the adder 134 of the accumulator 132 adds the gain error output from the second loop filter 128 shown in FIG. 4 and the output of the limiter 138, and the unit delayer 136 adds the adder. Buffer the output of (134). The first comparator 140 of the limiter 138 compares the output of the unit delayer 136 with the maximum value M of the predetermined limit range and outputs a comparison result as a selection signal of the fourth selector 146. . The second comparator 142 compares the output of the unit delayer 136 with the minimum value m of the predetermined limit range and outputs the comparison result as the selection signal of the third selector 144. The third selector 144 selects the minimum value m according to the comparison result of the second comparator 142, that is, when the output of the unit delayer 136 is smaller than the minimum value, otherwise the output of the unit delayer 136 is selected. Select. The fourth selector 146 selects the maximum value M according to the comparison result of the first comparator 140, that is, when the output of the unit delayer 136 is larger than the maximum value M, otherwise the third selector 146 The output of 144 is selected, output to the multiplier 102 shown in FIG. 4, and feedback output to the adder 134.

도 6은 본 발명에 의한 위상 추적 회로의 다른 실시예에 따른 블록도로서, 도 4에 도시된 위상 추적 회로와 비교해 볼 때 승산기(208)가 복소 승산기(206)의 후단에 구성되는 점만이 상이하다. 이는 지연기(202)가 디지털 필터(204)에서 사용되는 탭수의 절반에 해당하는 탭만큼 지연을 갖기 때문에 지연기 전단에서 진폭 에러를 보정하면 이 지연기에 의해 진폭 에러의 보정 루프가 고차가 되므로 이를 방지하기 위함이다. 따라서, 도 6에 도시된 바와 같이 승산기(208)가 복소 승산기(206)의 뒷단에 구성되면 진폭 보정을 위한 루프에 지연량이 존재하지 않는다. 또한, 실제 진폭 에러의 보정은 I 채널 데이터의 보정만으로 충분하다.FIG. 6 is a block diagram according to another embodiment of the phase tracking circuit according to the present invention, except that the multiplier 208 is configured at the rear end of the complex multiplier 206 in comparison with the phase tracking circuit shown in FIG. 4. Do. This is because the delay loop 202 has a delay equal to half the number of taps used in the digital filter 204, so that correcting the amplitude error at the front of the delay delays the correction loop of the amplitude error by the delay. This is to prevent. Therefore, as shown in FIG. 6, when the multiplier 208 is configured at the rear end of the complex multiplier 206, there is no delay in the loop for amplitude correction. In addition, correction of the actual amplitude error is sufficient only by correction of I channel data.

도 6에 도시된 누적 제한기(230)도 도 5에 도시된 누적 제한기의 구성과 동일하다. 또한, 본 발명의 또 다른 실시예로서, 도 4에 도시된 승산기(102)는 지연기(104)와 복소 승산기(108) 사이에 구성될 수도 있다.The cumulative limiter 230 shown in FIG. 6 also has the same configuration as the cumulative limiter shown in FIG. 5. Also, as another embodiment of the present invention, the multiplier 102 shown in FIG. 4 may be configured between the delay 104 and the complex multiplier 108.

상술한 바와 같이, 본 발명은 일반적인 위상 추적 회로에 의해 위상 에러의 보상과 진폭 에러의 보상을 위해 사용되던 나눗셈기를 사용하지 않음으로써 하드웨어를 간략화시키고, 정확한 Q 채널값의 추정없이 방향성만으로 위상 에러를 구할 수 있으므로 정교한 디지털 필터를 요구하지 않고, 위상 에러와 진폭 에러를 구하는 과정이 공유되므로 효율적인 하드웨어의 구현이 가능해진다.As described above, the present invention simplifies the hardware by not using a divider used for the compensation of the phase error and the amplitude error by the general phase tracking circuit, and reduces the phase error by directionality only without estimation of the accurate Q channel value. This allows for efficient hardware implementation because the process of finding phase and amplitude errors is shared without requiring sophisticated digital filters.

Claims (19)

디지털 잔류 측파대 변조 통신 장치의 위상 추적 회로에 있어서:In the phase tracking circuit of a digital residual sideband modulation communication device: 입력되는 I(in-phase) 채널 데이터를 디지털 필터링하여 Q(quadrature) 채널 데이터를 추정하여 추정된 Q 채널 데이터를 제공하는 디지털 필터;A digital filter for digitally filtering in-phase (I) channel data input to estimate Q (quadrature) channel data to provide estimated Q channel data; 상기 I 채널 데이터, 상기 추정된 Q 채널 데이터 및 추정된 위상 에러를 입력하여 I 채널 데이터에 잔류하는 위상 에러를 제거하여 복원된 I 채널 데이터를 제공하는 잔류 위상 에러 제거기;A residual phase error remover for inputting the I channel data, the estimated Q channel data and the estimated phase error to remove the phase error remaining in the I channel data to provide reconstructed I channel data; 상기 복원된 I 채널 데이터를 판정하여 상기 복원된 I 채널 데이터와 판정된 I 채널 데이터와의 차인 판정 에러를 제공하는 에러 판정기;An error determiner that determines the recovered I channel data and provides a determination error that is a difference between the recovered I channel data and the determined I channel data; 상기 판정 에러의 보수값을 계산하는 계산기; 및A calculator for calculating a complementary value of the determination error; And 상기 추정된 Q 채널 데이터의 부호에 따라 상기 판정 에러와 판정 에러의 보수값 중 하나를 선택하여 상기 추정된 위상 에러로서 상기 잔류 위상 에러 제거기에 제공하는 제1 선택기를 포함하는 위상 추적 회로.And a first selector for selecting one of the decision error and the complementary value of the decision error in accordance with the sign of the estimated Q channel data and providing the residual phase error canceller as the estimated phase error. 제1항에 있어서, 상기 잔류 위상 에러 제거기는,The method of claim 1, wherein the residual phase error canceller, 상기 제1 선택기로부터 제공되는 상기 추정된 위상 에러를 루프 이득과 승산하는 루프 필터;A loop filter multiplying the estimated phase error provided from the first selector by a loop gain; 상기 루프 필터의 출력을 누적하는 누적기;An accumulator for accumulating the output of the loop filter; 정현파와 여현파의 된 주파수 성분으로 미리 저장되어 있으며, 상기 누적기로부터 제공되는 누적된 위상 에러값에 대응하는 주파수 성분을 발생하는 메모리; 및A memory which is pre-stored as a frequency component of a sine wave and a cosine wave, and generates a frequency component corresponding to the accumulated phase error value provided from the accumulator; And 상기 입력되는 I 채널 데이터와 상기 추정된 Q 채널 데이터와 상기 메모리로부터 제공되는 위상 에러에 해당하는 정현파와 여현파의 주파수 성분을 승산하여 위상 에러를 제거하는 복소 승산기를 포함하는 위상 추적 회로.And a complex multiplier for canceling a phase error by multiplying the input I channel data, the estimated Q channel data, and a frequency component of a sinusoidal wave and a cosine wave corresponding to a phase error provided from the memory. 제1항에 있어서, 상기 입력되는 I 채널 데이터를 상기 디지털 필터의 필터링 시간동안 지연하는 지연기를 더 포함하는 위상 추적 회로.The phase tracking circuit of claim 1, further comprising a delayer to delay the input I channel data during a filtering time of the digital filter. 제3항에 있어서,The method of claim 3, 상기 복원된 I 채널 데이터의 부호에 따라 상기 판정 에러와 판정 에러의 보수값 중 하나를 선택하여 추정된 이득 에러로서 제공하는 제2 선택기; 및A second selector for selecting one of the decision error and the complementary value of the decision error according to a sign of the restored I channel data and providing the estimated gain error as an estimated gain error; And 상기 추정된 이득 에러를 누적하여 누적된 이득 에러에 따라 상기 입력되는 I 채널 데이터의 진폭 에러를 보정하는 잔류 진폭 에러 보정기를 더 포함하는 위상 추적 회로.And a residual amplitude error corrector for accumulating the estimated gain error to correct an amplitude error of the input I channel data according to the accumulated gain error. 제4항에 있어서, 상기 잔류 진폭 에러 보정기는,The method of claim 4, wherein the residual amplitude error corrector, 상기 제2 선택기로부터 제공되는 추정된 진폭 에러에 루프 이득을 승산하는 루프 필터;A loop filter multiplying the loop gain by the estimated amplitude error provided from the second selector; 상기 루프 필터의 출력을 누적하는 누적기; 및An accumulator for accumulating the output of the loop filter; And 상기 입력되는 I 채널 데이터와 상기 누적기로부터 출력되는 이득을 승산하는 승산기로 구성되는 위상 추적 회로.And a multiplier configured to multiply the input I channel data by a gain output from the accumulator. 제5항에 있어서, 상기 잔류 진폭 에러 보정기는,The method of claim 5, wherein the residual amplitude error corrector, 상기 누적기의 출력을 소정의 제한 범위를 갖는 최대값과 최소값 사이로 제한하는 제한기를 더 포함하는 위상 추적 회로.And a limiter for limiting the output of the accumulator between a maximum value and a minimum value having a predetermined limit range. 제3항에 있어서,The method of claim 3, 상기 복원된 I 채널 데이터의 부호에 따라 상기 판정 에러와 판정 에러의 보수값중 하나를 선택하여 추정된 이득 에러로서 제공하는 제2 선택기; 및A second selector for selecting one of the decision error and the complementary value of the decision error according to a sign of the restored I channel data and providing the estimated gain error as an estimated gain error; And 상기 추정된 이득 에러를 누적하여 누적된 이득 에러에 따라 상기 복원된 I 채널 데이터의 진폭 에러를 보정하는 잔류 진폭 에러 보정기를 더 포함하는 위상 추적 회로.And a residual amplitude error corrector for accumulating the estimated gain error to correct an amplitude error of the reconstructed I channel data according to the accumulated gain error. 제7항에 있어서, 상기 잔류 진폭 에러 보정기는,The method of claim 7, wherein the residual amplitude error corrector, 상기 제2 선택기로부터 제공되는 추정된 진폭 에러에 루프 이득을 승산하는 루프 필터;A loop filter multiplying the loop gain by the estimated amplitude error provided from the second selector; 상기 루프 필터의 출력을 누적하는 누적기; 및An accumulator for accumulating the output of the loop filter; And 상기 복원된 I 채널 데이터와 상기 누적기의 출력을 승산하는 승산기로 구성되는 위상 추적 회로.And a multiplier configured to multiply the restored I-channel data by the output of the accumulator. 제8항에 있어서, 상기 잔류 진폭 에러 보정기는,The method of claim 8, wherein the residual amplitude error corrector, 상기 누적기의 출력을 소정의 제한 범위를 갖는 최대값과 최소값 사이로 제한하는 제한기를 더 포함하는 위상 추적 회로.And a limiter for limiting the output of the accumulator between a maximum value and a minimum value having a predetermined limit range. 제3항에 있어서,The method of claim 3, 상기 복원된 I 채널 데이터의 부호에 따라 상기 판정 에러와 판정 에러의 보수값 중 하나를 선택하여 추정된 이득 에러로서 제공하는 제2 선택기; 및A second selector for selecting one of the decision error and the complementary value of the decision error according to a sign of the restored I channel data and providing the estimated gain error as an estimated gain error; And 상기 추정된 이득 에러를 누적하여 누적된 이득 에러에 따라 상기 지연기로부터 출력되는 I 채널 데이터의 진폭 에러를 보정하는 잔류 진폭 에러 보정기를 더 포함하는 위상 추적 회로.And a residual amplitude error corrector for accumulating the estimated gain error to correct an amplitude error of the I channel data output from the delayer according to the accumulated gain error. 제10항에 있어서, 상기 잔류 진폭 에러 보정기는,The method of claim 10, wherein the residual amplitude error corrector, 상기 제2 선택기로부터 제공되는 추정된 진폭 에러에 루프 이득을 승산하는 루프 필터;A loop filter multiplying the loop gain by the estimated amplitude error provided from the second selector; 상기 루프 필터의 출력을 누적하는 누적기; 및An accumulator for accumulating the output of the loop filter; And 상기 지연기로부터 제공되는 I 채널 데이터와 상기 누적기의 출력을 승산하는 승산기로 구성되는 위상 추적 회로.And a multiplier configured to multiply the output of the accumulator by the I channel data provided from the delay unit. 제11항에 있어서, 상기 잔류 진폭 에러 보정기는,The method of claim 11, wherein the residual amplitude error corrector, 상기 누적기의 출력을 소정의 제한 범위를 갖는 최대값과 최소값 사이로 제한하는 제한기를 더 포함하는 위상 추적 회로.And a limiter for limiting the output of the accumulator between a maximum value and a minimum value having a predetermined limit range. 디지털 잔류 측파대 변조 통신 장치의 위상 에러를 검출하는 방법에 있어서:A method for detecting a phase error in a digital residual sideband modulated communication device: (a) 입력되는 I 채널 데이터를 디지털 필터링하여 추정된 Q 채널 데이터를 제공하는 단계;(a) digitally filtering the input I channel data to provide estimated Q channel data; (b) 상기 I 채널 데이터, 상기 추정된 Q 채널 데이터와 추정된 위상 에러를 입력하여 I 채널 데이터에 잔류하는 위상 에러를 제거하여 복원된 I 채널 데이터를 제공하는 단계;(b) inputting the I channel data, the estimated Q channel data and the estimated phase error to remove the phase error remaining in the I channel data to provide reconstructed I channel data; (c) 상기 복원된 I 채널 데이터를 판정하여 상기 복원된 I 채널 데이터와 판정된 I 채널 데이터와의 차인 판정 에러와 판정 에러의 보수값을 제공하는 단계; 및(c) determining the reconstructed I channel data and providing a complement value of a determination error and a determination error that is a difference between the reconstructed I channel data and the determined I channel data; And (d) 상기 추정된 Q 채널 데이터의 부호에 따라 상기 판정 에러와 판정 에러의 보수값중 하나를 선택하여 상기 추정된 위상 에러로서 제공하는 단계를 포함하는 위상 검출 방법.(d) selecting one of the determination error and the complementary value of the determination error according to the sign of the estimated Q channel data and providing the estimated phase error as the estimated phase error. 제13항에 있어서, 상기 (d)단계에서는 상기 추정된 Q 채널 데이터의 부호가 포지티브이면 I 채널의 판정 에러값을 추정된 위상 에러로서, 네가티브이면 I 채널의 판정 에러의 보수값을 추정된 위상 에러로서 제공하는 것을 특징으로 하는 위상 검출 방법.14. The method of claim 13, wherein in step (d), if the sign of the estimated Q channel data is positive, the determination error value of the I channel is estimated phase error, and if the negative phase, the complement value of the determination error of the I channel is estimated phase. It is provided as an error, The phase detection method characterized by the above-mentioned. 제13항에 있어서, 상기 방법은,The method of claim 13, wherein the method is (e) 상기 입력되는 I 채널 데이터를 상기 Q 채널 데이터를 추정하기 위한 디지털 필터링 시간동안 지연하여 지연된 I 채널 데이터를 제공하는 단계를 더 포함하는 위상 검출 방법.(e) delaying the input I channel data for a digital filtering time for estimating the Q channel data to provide delayed I channel data. 제13항에 있어서, 상기 방법은,The method of claim 13, wherein the method is (f) 상기 복원된 I 채널 데이터의 부호에 따라 상기 판정 에러와 판정 에러의 보수값 중 하나를 선택하여 추정된 이득 에러로서 제공하는 단계; 및(f) selecting one of the decision error and the complementary value of the decision error according to the sign of the reconstructed I channel data and providing it as an estimated gain error; And (g) 상기 추정된 이득 에러를 누적하여 누적된 이득 에러에 따라 상기 입력되는 I 채널 데이터의 진폭 에러를 보정하는 단계를 더 포함하는 위상 검출 방법.(g) accumulating the estimated gain error and correcting an amplitude error of the input I channel data according to the accumulated gain error. 제16항에 있어서, 상기 (f) 단계에서는 상기 복원된 I 채널 데이터가 포지티브이면 I 채널의 판정 에러값을 추정된 이득 에러로서, 네가티브이면 I 채널의 판정 에러의 보수값을 추정된 이득 에러로서 제공하는 것을 특징으로 하는 위상 검출 방법,17. The method of claim 16, wherein in step (f), if the restored I-channel data is positive, the determination error value of the I channel is estimated as an estimated gain error, and if it is negative, the complement value of the determination error of the I channel is estimated as the estimated gain error. Phase detection method, characterized in that provided 제15항에 있어서,The method of claim 15, (h) 상기 복원된 I 채널 데이터의 부호에 따라 상기 판정 에러와 판정 에러의 보수값중 하나를 선택하여 추정된 이득 에러로서 제공하는 단계; 및(h) selecting one of the decision error and the complementary value of the decision error according to the sign of the restored I channel data and providing the result as an estimated gain error; And (i) 상기 추정된 이득 에러를 누적하여 누적된 이득 에러에 따라 상기 복원된 I 채널 데이터의 진폭 에러를 보정하는 단계를 더 포함하는 위상 검출 방법.(i) accumulating the estimated gain error and correcting an amplitude error of the reconstructed I channel data according to the accumulated gain error. 제15항에 있어서,The method of claim 15, (j) 상기 지연된 I 채널 데이터의 부호에 따라 상기 판정 에러와 판정 에러의 보수값중 하나를 선택하여 추정된 이득 에러로서 제공하는 단계; 및(j) selecting one of the decision error and the complementary value of the decision error according to the sign of the delayed I channel data and providing it as an estimated gain error; And (k) 상기 추정된 이득 에러를 누적하여 누적된 이득 에러에 따라 상기 지연된 I 채널 데이터의 진폭 에러를 보정하는 단계를 더 포함하는 위상 검출 방법.(k) accumulating the estimated gain error and correcting an amplitude error of the delayed I channel data according to the accumulated gain error.