KR20000016179A - N-비트입력값을변환된n-비트출력값으로변환하는장치및방법 - Google Patents

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Abstract

N-비트 입력값을 그 N-비트 입력값을 에러 정정 부호화 또는 암호화에 이용될 수 있는 변형된 N-비트 출력값으로 변환하는 시스템 및 방법. 대표적인 실시예(도 3)에 있어서, 상기 시스템은 적어도 한 개의 가능한 N-비트값을 각각 포함하는 복수의 상호 배타적인 서브세트로써 모든 가능한 N-비트값의 세트를 제공하는 수단(50-54); 상기 N-비트값을 그 N-비트값이 속하는 서트세트중 어느 한 개를 결정하기 위하여 각각의 서브세트와 비교하는 수단(56-60); 및 상기 변환된 N-비트 출력값으로써 상기 서브세트의 다른 한 개로부터 N-비트값을 선택하는 수단(64)을 포함한다. 본 발명에 따르면, 각각의 이러한 서브세트는 선형 피이드백 쉬프트 레지스터(LFSR)에서 주기적으로 발생될 수 있고, 또한, 택일적으로 메모리에 기억될 수 있다.

Description

공간 혼합
에러 정정 부호화 및 암호화 시스템은 전송에 앞서 디지털 정보 비트열 또는 데이터 블록을 부호화 또는 암호화 블록으로 변환하는 디지털 논리회로를 일반적으로 포함하며, 각각의 변환된 비트는 몇 개의 본래의 정보 비트에 의존한다. 에러 정정 부호화를 이용할 때, 상기 회로는 전송에러가 한 개 이상의 상기 변환트를 손상시키는것 조차도 최초의 정보 비트로 확실하게 회복시킬 수 있다. 그 이유는 각각의 상기 최초의 정보 비트가 복수의 변환된 비트로 나타내어지기 때문이다. 암호화에 이용될 때, 상기 회로는 상기 송신 데이터(즉, 에러 부호화를 이용하지 않는 경우 최초의 정보 비트, 또는 에러 부호화를 이용하는 경우 변환 비트)를 상기 데이터를 마스킹 또는 변환에 의해 의도하지 않게 수신되는 것을 예방한다. 이것은 통상적으로 비트쪽으로의 배타적 ORing에 의해 상기 송신기 및 수신기만이 소유한 마스킹 비트로써 정보 비트 또는 변환 비트가 형성된다. 이러한 마스킹 비트는 통상 "키(key)"로써 공지되어 있는 소정 개수의 비트로부터 일반적으로 발생되고, 이것은 마스킹 비트로써 이용하기 위하여 다양하게 결합한 키 비트를 순차적으로 만드는 의사 랜덤 프로세스에 적용된다.
따라서, 상기 암호화 및 부호화는 각각의 비트가 멀티 비트 입력의 기능이 있는 멀티 비트 출력을 만들기 위한 메커니즘이 필요해 보일수 있다. 이러한 입력 비트의 "혼합(scrambling )"을 얻기 위해서, 종래의 기술은 선형 피이드백 쉬프트 레지스터, 비선형 피이드백 쉬프트 레지스터 및 소위 "원-타임 패드(one-time pad)"를 포함하는 참조용 표(look-up table)를 이용한다. 도 1은 종래의 선형 피이드백 쉬프트 레지스터를 도시하는 반면, 도 2는 비선형 피이드백 쉬프트 레지스터를 도시한다. 도 1의 선형 피이드백 쉬프트 레지스터는 클록 펄스를 각각의 상기 N 스테이지에 제공함에 의해 내용을 한 개의 위치에서 오른쪽으로 쉬프트 시킬수 있는 N 스테이지 쉬프트 레지스터(10)를 포함한다. 종래기술에 공지된 바와 같이, 상기 쉬프트 레지스터(10)의 각각의 N 스테이지는 클록입력, 1비트 데이터 입력 및 1비트 데이터 출력을 갖는 D형 플립플롭으로 실행될 수 있다. 편리성을 위해 간소화 시키기 위해서, 이러한 플립플롭으로의 각 클록입력 및 이러한 플립플롭에 대한 각각의 1비트 입력/출력(I/O)은 도 1에 화살표로 도시된다.
도 1에 도시된 바와 같이, 상기 가장 왼쪽(N-1) 플립플롭으로의 입력은 상기 쉬프트 레지스터(10)안에 선택된 출력을 결합하는 배타적 OR(XOR) 게이트(22, 24, 및 26)를 갖춘 결합 논리회로(20)(파선으로 도시)의 출력을 수신한다. 상기 XOR 게이트(26)의 현재의 출력은 각각의 신규 클록 펄스의 적용후 상기 N-1 플립플롭으로의 다음 입력이 된다. 상기 결합 논리 회로(20)가 모듈로-2 가산을 실행하는 상기 XOR 게이트(22, 24 및 26)로 구성되기 때문에, 도 1의 상기 쉬프트 레지스터(10)의 가장 왼쪽단의 입력으로 피이드백되는 XOR 게이트(26)로부터의 출력 비트는 상기 쉬프트 레지스터(10)의 선택내용의 선형 결합이라는 것이 이해될 것이다. 그러나, 도 2에 있어서, 상기 쉬프트 레지스터(10)로 피이드백 입력은 XOR 게이트(32 및 38)로 이루어지는 선형 결합 논리 및 AND 게이트(34) 및 OR 게이트(36 및 40)로 이루어지는 비선형 결합 논리를 포함하는 결합 논리회로(30)(파선박스 이내)에 의해 형성된다. 따라서, 도 2의 상기 쉬프트 레지스터(10)안에 가장 왼쪽단에 있는 입력으로 피이드백하는 OR 게이트(40)의 출력은 상기 쉬프트 레지스터(10)의 어떤 내용에 대한 비선형 결합이다.
도 1의 선형 피이드백 쉬프트 레지스터 및 도 2의 비선형 쉬프트 레지스터는 상기 I/O 포트를 통하여 상기 입력 비트를 상기 쉬프트 레지스터(10)로 로딩한 다음, 해당하는 개수의 클록 펄스를 상기 클록 포트에 제공함에 의해 상기 레지스터 내용을 한정된 시간에 쉬프팅하고, 최종적으로, 상기 혼합된 내용을 상기 I/O 포트로부터 추출함에 의해 복수의 입력 비트에 대해 소정의 논리기능을 형성하는데 이용될 수 있다. 상기 추출된 출력의 각 비트는 상기 최초의 입력 비트의 소정의 논리 기능중 한 개의 기능을 나타낼 것이다. 그러나, 상기 각각의 선형 및 비선형 피이드백 쉬프트 레지스터는 아래에 기술된 바와 같은 장점과 단점을 가지고 있다.
상기 선형 쉬프트 레지스터의 장점은 상기 추출된 출력 비트 패턴이 반복을 개시하기 전에 적용될 수 있는 클록 펄스의 최대의 개수를 정확하게 예측할 수 있는 능력이 있다. 이것은 상기 비선형 쉬프트 레지스터에서 항상 가능한 것은 아니다. 종래기술에 잘 공지되어 있는 바와 같이, N 단(N-비트) 선형 쉬프트 레지스터에 대한 최대의 싸이클 길이는 2N-1이다. 이것은 특정한 개시단(N-비트값)에 대하여, 상기 쉬프트 레지스터(10)가 그 초기상태로 복귀하기 전에 2N-1상태(다른 N- 비트값)를 통하여 싸이클할 것이라는 것을 의미한다. 일반적으로, 선형 피이드백 쉬프트 레지스터에 대한 실제적인 싸이클 길이는 상기 피이드백 비트를 발생시키는데 이용된 입력비트의 개수와 출력비트(탭)의 위치에 대한 기능이고, 일반적으로, 최대의 싸이클 길이보다 약간 작다. 다른 한편, 비선형 피이드백 쉬프트 레지스터는 마스킹의 효과를 약화시키는 것과 같이 바람직하지 않은 "짧은 싸이클(short cycle)이라 불리는 상당히 짧은 싸이클 길이를 나타낸다. 그러나, 이러한 짧은 싸이클은 도 1에 도시된 바와 같은 선형 피이드백 쉬프트 레지스터를 이용함으로써 피할수 있으며, 예컨데, 상기 피이드백 비트를 형성하는데 이용되는 탭을 주의 깊게 선택함으로써 피할 수 있다(위와 같은 주의로써, 모든 제로 입력값은 출력값이 제공된 클록과 상관없이 모두 제로가 되는 것 같이 짧은 싸이클 길이(1)에 기인하기 때문에 피할 수 있다).
선형 피이드백 쉬프트 레지스터의 다른 장점은 "1:1 맵핑" 또는 "정보-무손실(information-lossless)" 변환으로 공지된 것을 실행하는 것이다. 상기 용어 "1:1 맵핑"은 입력 비트의 가능한 패턴에 대하여, 출력 비트의 해당하는 유일한 패턴에 있다는 것을 의미한다. 따라서, 상기 변환을 역으로 하고, 입력 비트의 패턴이 특정한 출력 패턴을 발생시키는 것을 결정하는 것이 이론적으로 가능하다. 또한, 상기 용어 "정보 무손실"은 최초의 입력정보가 전체적으로 회복될 수 있기 때문에 적용한다. 그러나, 비선형 피이드백 쉬프트 레지스터에 의해 실행된 맵핑은 필수적으로 1:1이 아니라 가끔은 다(MANY):1 이다. 이것은 몇 개의 다른 입력 비트의 패턴이 동일한 출력 패턴으로 변환될 수 있다는 것을 의미한다. 상기 맵핑 프로세스는 명확하게 역으로 할 수 없고, 나아가서, 상기 출력 상태의 지식은 최초의 입력상태를 확실하게 연역할 수 없다. 다르게 말해서, 상기 프로세스는 "정보 손실"이 될 수 있다.
다른 한편, 선형 피이드백 쉬프트 레지스터의 단점은 상기 레지스터를 이용하여 암호화한 정보가 상관없는 수신기에 의해 수신되기 매우 쉽다. 상기 수신기에서 검출된 출력 비트의 특정한 순서를 제공함으로써, 이러한 출력을 발생시키는 레지스터에 대한 내부적인 배치를 결정하고(어느 탭이 피이드백 비트를 형성하는데 이용되는지), 따라서, 상기 레지스터와 최초의 입력정보를 복원하는 것이 가능하다. 상기 복원은 비선형 쉬프트 레지스터의 경우에 더욱 어렵고, 비경제적인 계산을 요구할 수 있다. 암호화 하는데 비선형 피이드백 쉬프트 레지스터를 이용하는 것과 관련된 확실한 보안상의 장점은 상기 기술된 것과 다른 내용에서, 단점(예, 1:1 맵핑)이라고 생각되는 레지스터의 어떤 특성으로부터 유도한다. 반대로, 상기 암호화 관계에서 발생하는 선형 피이드백 쉬프트 레지스터의 보완 단점을 줄인 것은 상기 기술된 것과 다른 관계에서 손해를 입힐것(예, 1:1 맵핑)으로 생각되는 동일한 특성을 갖는 레지스터로부터 유도한다. 분명히, 상기 단점을 피하여 선형 및 비선형 피이드백 쉬프트 레지스터의 장점을 결합하는 것이 바람직하다.
확실하게 1:1이 되는 입력 대 출력의 비선형 맵핑을 제공하는 한가지 방법은 소위 대체 박스(S-박스) 또는 참조용 표를 이용하는 것이다. 입력 비트(N)의 개수가 작을때(예컨데, 4-16), 상기 2N예상 입력에 해당하는 유일한 출력의 표는 메모리에 기억될 수 있다. 따라서, 4 비트 입력에 대하여, 상기 메모리는 16 출력 패턴을 기억할 수 있는 반면, 16 비트 입력에 대하여, 상기 메모리는 65, 536 출력 패턴을 기억해야 할 것이다. 물론, 메모리 싸이즈 및 비용은 S-박스의 이용으로 실제 제한한다. 원칙적으로, 상기 S-박스의 내용은 출력 패턴이 한번 이상 이용되는 한, 바람직한 1:1 관계를 보존하기 위해서 완전히 랜덤하게 선택될 수 있다.
S-박스의 초기 실행은 "원-타임 패드(one-time pads)"로써 공지된 입력패턴과 해당하는 출력 패턴의 책이 송신 해당자와 수신 해당자에 제공되는 수동 암호화 시스템에서 보여진다. 메시지를 암호화 또는 해독하는 책에서 패턴의 일 페이지를 이용한 다음에 상기 페이지는 찢겨지거나 훼손된다. 그러나, 사람의 에러는 원-타임 패드의 부정확한 사용 및 의도한 보안의 폐지에 기인한다. 권한이 없이 셀룰러 무선전화 호출을 수신하는 것을 막는 것과 같은 현대의 적용에 대하여, 자동 전자 시스템은 필요시 된다. 이러한 시스템은 본 발명에 제공된다.
본 발명은 디지털 데이터 송신에 이용된 에러 정정 부호화 시스템 및 암호화 시스템에 관한것으로써, 특히, 입력값을 비선형을 이용한 출력값으로 변환하는 것, 즉, 1:1 맵핑(mapping)에 관한것이다.
도 1은 N-비트 입력을 변환된 N-비트 출력으로 변환하는데 이용될 수 있는 종래의 선형 피이드백 쉬프트 레지스터의 블록도.
도 2는 N-비트 입력을 변환된 N-비트 출력으로 변환하는데 이용될 수 있는 종래의 비선형 피이드백 쉬프트 레지스터의 블록도.
도 3은 본 발명에 따른 N-비트 변환 회로의 블록도.
본 발명은 N-비트 입력값을 이 N-비트 입력값의 에러 정정 부호화 또는 암호화에 이용될 수 있는 변환된 N-비트 출력값으로 변환하는 시스템 및 방법을 제공한다.
일 특징에 있어서, 본 발명의 시스템은 LFSRS이외에는 발생되지 않는 모든 예상 N-비트값의 서브 세트를 그 출력에서 주기적으로 발생하는 복수의 선형 피이드백 쉬프트 레지스터(LFSRS)를 포함하는데, 상기 LFSRS는 모든 예상 N-비트값의 세트를 주기적으로 발생한다. 또한, 상기 시스템은 상기 N-비트 출력값의 어느것이 상기 N-비트 입력값을 정합하는지를 결정하기 위하여 상기 LFSRS에 의해 상기 N-비트값으로 주기적으로 발생되는 각 N-비트 출력값과 N-비트 입력값을 비교하는 수단 및 N-비트 출력값이 상기 N-비트 입력값을 정합하기 위하여 결정되는 LFSR 이외에 LFSRS중 한 개의 출력을 상기 변환된 N-비트 출력값으로써 선택하는 수단을 포함한다. 이러한 시스템의 일 실시예에 있어서, 적어도 몇 개의 LFSRS는 상기 그룹의 LFSRS중 한 개의 N-비트 출력값이 상기 N-비트 입력값을 정합하게 결정될 때, 상기 순환 그룹의 다음 LFSR의 출력이 변환된 N-비트 출력값으로 선택되도록 순환그룹에 배열된다.
다른 특징에 있어서, 본 발명의 시스템은 적어도 한 개의 가능한 N-비트값을 갖는 복수의 상호 배타적인 서브세트로써 모든 가능한 N-비트값의 세트를 제공하는 수단; 상기 N-비트 입력값이 속하는 상기 서브세트중 한 개를 결정하기 위하여 상기 N-비트 입력값과 각 서브세트를 비교하는 수단; 및 상기 변환된 N-비트 출력값으로써 상기 서브세트중 다른 것으로부터 N-비트값을 선택하는 수단을 포함한다. 이러한 시스템의 일 실시예에 있어서, 각각의 상기 서브세트는 선형 피이드백 쉬프트 레지스터(LFSR)에서 주기적으로 발생된다. 이러한 시스템의 다른 실시예에 있어서, 각각의 상기 서브세트는 메모리에 기억된다. 또한, 실시예에 있어서, 적어도 몇 개의 상기 서브세트는 상기 N-비트 입력값이 상기 주기그룹의 서브세트중 한 개에 속하는 것이 결정될 때, 상기 주기그룹의 다음 서브세트로부터의 출력값이 변환된 N-비트 출력값으로 선택되도록 순환 그룹으로 배열될 수 있다.
또 다른 특징에 있어서, 본 발명의 방법은 적어도 한 개의 가능한 N-비트값을 갖는 복수의 상호 배타적 서브세트로써 모든 가능한 N-비트값의 세트를 제공하는 단계; 상기 서브세트중 어느것이 N-비트 입력값에 속하는지를 결정하기 위하여 상기 N-비트 입력값과 각 서브세트를 비교하는 단계; 및 상기 변환된 N-비트 입력값으로써 상기 서브세트중 다른 것으로부터 N-비트값을 선택하는 단계를 포함한다. 이러한 방법의 일 실시예에 있어서, 각각의 서브세트는 선형 피이드백 쉬프트 레지스터(LFSR)에서 주기적으로 발생된다. 또한, 실시예에 있어서, 상기 서브세트중 적어도 몇 개는 상기 N-비트 입력값이 상기 주기그룹의 서브세트중 한 개에 속하는 것이 결정될 때, 상기 주기그룹의 다음 서브세트로부터의 출력값이 상기 변환된 N-비트 출력값으로 선택되도록 주기그룹에 배열될 수 있다.
도 3을 언급하면, 본 발명의 실시예는 입력(C0)을 갖는 제1LFSR(LFSR0)(50), 입력(C1)을 갖는 제2LFSR(LFSR1)(52) 및 입력(CM-1)을 갖는 M번째 LFSR(LFSRM-1)(54)과 같은 M개의 N-비트 피이드백 쉬프트 레지스터(LFSRS)를 포함한다. 상기 LFSRS(50, 52 및 54)는 상기 다른 LFSRS에 의해 생산된 상기 서브세트중 어느 것에도 중첩하지 않는 전체의 가능한 2N출력비트 패턴의 서브세트를 각각 발생하도록 선택된다. 다르게 말해서, 각각의 LFSR(50, 52 및 54)은 상기 다른 LFSRS중 어느것에 의해서도 발생하지 않는 N-비트 출력의 각 그룹을 발생한다. 출력패턴의 각 서브세트는 한정된 길이의 짧은 싸이클을 나타내는 것으로 간주되는 반면, 서브 세트의 결합은 N-비트 LFSR에 대하여 최대의 싸이클 길이를 나타낼 수 있다.
모든 가능한 출력패턴을 고려하는 한 상기 LFSRS(50, 52 및 54)중 어느것에 의해서도 발생되는 출력패턴의 특정 서브세트를 선택할 때 상당히 플렉시블한 것으로 평가될 것이다. 예컨데, 각각의 LFSR0, LFSR1,LFSR2및LFSR3에 대한M=6 및 N=8이 초기의 출력으로 복귀하고 상기 싸이클을 반복하기 전에 클록 펄스의 연속적인 적용시 60의 다른 출력을 만들기 위해서 선택된다면, LFSR4및 LFSR5는 12 및 4의 다른 출력을 만들기 위해서 선택될 수 있다. 이러한 예에서 모든 LFSRS에 대한 싸이클 길이의 총계는 256이고, 이것은 만들어질 가능한 출력 비트 패턴의 전체 개수(28)와 같다.
도 3의 회로를 초기화 할 때, 각각의 LFSR(50, 52 및 54)은 이것이 만들 수 있는 출력 비트 패턴의 서브세트내에 있는 특정한 개시상태(C0내지 CM-1)로 로드되는 반면, 송신기와 수신기로 공지되는 한 임의적으로 다르게 될 수 있다(예컨데, 상기 개시상태(CO내지 CM-1)는 해당하는 서브세트에 일정한 상수가 될 수 있다). 상기 입력 비트 패턴은 상기 LFSRS(50, 52 및 54)의 출력에 각각 접속되는 각각의 M 비교기(56, 58 및 60)에 제공된다. 상기 개시단(C0내지 CM-1)이 상기 LFSRS(50, 52 및 54) 및 비교기(56, 58 및 60)에 제공된 입력으로 로드된 후에, 클록 발생기(62)는 상기 LFSRS(50, 52 및 54)의 내용을 쉬프팅하는 실행 클록 펄스를 발생한다. 각각의 클록 싸이클 동안, 각각의 비교기(56, 58 및 60)는 상기 입력 비트 패턴을 해당하는 LFSR(50, 52 및 54)의 출력과 비교하고, 입력과 출력 패턴이 동일할 때 "정합(match)" 신호를 선택기(64)로 발생시킨다. 상기 선택기(64)는 상기 비교기(56, 58 및 60)중 어느 것이 상기 정합신호를 발생시키는지에 따라 미리 결정된 클록 펄스후에 "중지" 신호를 클록 펄스발생기로 차례로 발생시킨다. 양호한 실시예에 있어서, 이러한 클록 펄스의 개수는 상기 비교기(56, 58 및 60) 이외에는 모두 제로이고, 마지막 비교기(60)인 그 나머지 비교기에 대하여는 1이다. 이러한 예로써, 상기 선택기(64)는 상기 비교기(56 및 58)중 한 개로부터 정합신호를 수신할 때 중지신호를 즉시 발생할 수 있지만, 상기 정합신호를 상기 비교기(60)로부터 수신할 때 중지신호를 발생하기 전에 한 개의 클록 펄스를 기다릴 수 있다.
상기 중지신호를 발생할 때, 상기 선택기(64)는 상기 제공된 입력에 해당하는 변환입력과 같이 상기 LFSRS(50, 52 및 54)중 소정의 한 개의 출력을 선택한다. 상기 다음 입력값은 제공되고, 상기 클록 펄스 발생기(62)는 다시 개시한다. 새로운 입력값의 적용시, 출력이 상기 변환출력과 같이 선택되는 상기 LFSR은 상기 정합신호를 발생한 비교기(56, 58 및 60)중 한 개에 의존하지만, 물론, LFSR의 비교기가 상기 정합신호를 발생하는 것은 배제해야 한다(다른방법으로, 상기 선택된 출력은 상기 제공된 입력과 같게 될 수 있다). 상기 출력은 비교기가 상기 정합신호를 발생하는 LFSR 이외에 LFSR로부터 선택되기 때문에, 상기 입력으로부터 출력으로 맵핑은 비선형으로 만들어 질 수 있다. 본 발명의 일 실시예에 있어서, 상기 LFSRL에 해당하는 비교기가 상기 정합신호를 발생한다면, 상기 출력은 LFSRL+1로부터 선택되고, 상기 출력은 L=M-1일 때 LFSR0에서 선택된다(즉, L은 L+1 모듈 M으로 증가된다). 그러나, 이러한 실시예는 상기 LFSRL의 싸이클 길이가 실제적으로 LFSRL+1보다 크다면 적합하지 않을 것이다. 예컨데, LFSRL의 싸이클 길이가 217이고, LFSRL+1의 싸이클 길이가 31이면, LFSRL은 한번 싸이클할 것이고, LFSRL+1은 217 실행 클록 펄스를 적용하는 동안 7번 싸이클 할 것이다. 따라서, LFSRL7개의 다른 입력값에 해당하는 LFSRL의 7개의 다른 값이 될 것이고, 이것은 LFSRL+1로부터 선택되는 동일한 출력값에 기인할 것이다. 이것은 다 : 1(즉, 7:1)맵핑을 이루고, 보다 바람직한 정보 무손실(즉, 1:1) 맵핑은 구성하지 않을 것이다.
그러나, 상기 바람직한 1:1 맵핑은 만약 LFSR의 비교기가 정합신호를 발생하는 것과 동일한 싸이클 길이로 LFSR로부터 선택된다면 얻어질 수 있다. 예컨데, M=6이고, 상기 6개의 LFSRS의 싸이클 길이가 60, 60, 60, 60, 12 및 4인 경우, LFSR0에 해당하는 비교기로부터의 정합신호는 LFSR1으로부터의 현재 출력이 선택되고, LFSR1에 해당하는 비교기로부터의 정합신호는 LFSR2로부터의 현재의 출력이 선택되게 하고, LFSR2에 해당하는 비교기로부터의 정합신호는 LFSR3으로부터의 출력이 선택되게 하며, LFSR3에 해당하는 비교기로부터의 정합신호는 LFSR0로부터의 출력이 한번의 여분의 클록 펄스후에 선택되게 한다(LFSR0의 현재 출력을 선택하는 것과 같게되는). 이러한 여분의 클록 펄스는 LFSR0내지 LFSR3중 한 개에 의해서 발생된 값의 서브세트내로 떨어지는 주어진 입력값의 반복된 적용이 이러한 루프에서 다음의 LFRS로부터 반복적으로 선택되는 동일한 출력값에 기인하지 않지만, 실제로 이러한 루프에서 다음의 LFSR에 의해 발생되는 모든 60개 값을 통하여 상기 결과의 출력값을 반복할 것이다. 12 및 4의 싸이클 길이를 갖는 상기 나머지 쉬프트 레지스터(LFSR4및 LFSR5)에 대하여, 한쌍이 될 수 있는 동일한 싸이클 길이를 갖는 다른 LFSR은 없고, 따라서, 각각의 이러한 LFSRS는 다:1 또는 1:다(정보 손실)맵핑에 기인하는 짧은 싸이클 길이나 긴 싸이클 길이중 한 개를 갖는 LFSR과 쌍을 이룰수 있다. 택일적으로, 각각의 이러한 LFSRS는 한 개의 여부의 클록 펄스에 의해 쉬프트되는 맵상에서 만들어지고, 따라서, 선형 맵핑을 통하여 1:1에 기인한다.
물론, 가장 양호한 맵핑은 비선형 1:1 맵핑이다. 일반적으로, 이것은 임의의 싸이클 길이를 갖는 각각의 LFSR에 대하여, 동일한 싸이클 길이를 갖는 적어도 한 개의 다른 LFSR이 존재할 필요성이 있고, 그 출력은 상기 제1LFSR에 의해 생산되는 정합신호후에 한 개(또는 가능한 그 이상)의 여분의 클록 펄스가 선택될 수 있다. 그러나, 몇 개의 LFSRS이 동일한 길이를 갖고, 다른 것은 동일하지 않는 경우에, 동일한 싸이클 길이를 갖는 모든 LFSRS은, 상기 그룹의 마지막 LFSR에 해당하는 비교기에 의해 발생된 정합신호가 여분의 클록 펄스 발생후 상기 그룹안에 첫 번째 LFSR로부터의 출력을 선택하는 것을 제외하고, 한 개의 LFSR에 해당하는 비교기에 의해 발생된 정합신호가 상기 그룹의 다음 LFSR의 출력을 선택하는 주기그룹에 선택될 수 있다. 충족시킬 수 있는 유일한 다른 기준은 모든 LFSRS에 대한 전체의 싸이클 길이가 2N과 같게 되는 것이다. 상기 N은 입력 비트의 개수이다.
실제로, 상기 주어진 N 값에 대한 범위를 충족시킬 수 있는 몇 개의 다른 LFSRS의 배치는 있을 것이다. 예컨데, N=8(2N=256)이면, 2개의 주기그룹에 배열된 2개의 LFSRS을 이용할 수 있는데, 상기 제1그룹은 주기 길이가 124인 2개의 LFSRS으로 구성하고, 상기 제2의 그룹은 주기 길이가 4인 2개의 LFSRS로 구성한다. 택일적으로, 주기 길이가 85인 3개의 LFSRS및 주기 길이가 1인 4개의 LFSR의 주기그룹을 이용할 수 있다(상기 제4의 LFSR에 해당하는 한 개의 입력값이 자체적으로 간단히 변환될 수 있는 경우). 또한, 2개의 주기그룹에 배열된 8개의 LFSRS을 이용할 수 있는데, 상기 제1그룹은 주기 길이가 56인 4개의 LFSRS로 구성하고, 상기 제2 그룹은 주기 길이가 8인 4개의 LFSRS로 구성한다. 물론 이러한 예는 N=8인 경우에 종래기술의 당업자에 의해 명백해질 수 있는 가능한 배치들을 모두 배열한 것은 아니다. 비슷하게, N＞8인 경우, 상기 기준을 충족시키는 많은 싸이클 길이 결합은 발견될 수 있다.
도 3에 도시된 바와 같이, 본 발명에 의해 제공된 변환 기능이 LFSRS및 관련 비교기 이외에 소자를 이용함으로써 제공될 수 있다는 것은 종래기술의 당업자에 의해 이해될 것이다. 예컨데, N-비트 입력값에 대하여, 모든 가능한 N-비트값의 세트는 도 3에 LFSRS(50, 52 및 54)중 해당하는 한 개에 의해 발생된 N-비트 출력값과 같은 것이 포함될 수 있는 복수의 서브세트 형태로 ROM에 기억될 수 있다. 상기 입력값은 상기 입력값이 속하는 것이 어느 기억된 서브세트인지를 결정하기 위해서 상기 ROM의 내용과 비교된다. 상기 출력값은 상기 기술된 바와 같이 도 3의 회로의 동작과 같은 방법으로 다른 서브세트로부터 선택될 수 있다. 다른 실행에 있어서, 본 발명에 따른 ROM은 각각의 가능한 N-비트 입력값에 대하여 도 3의 변환기능을 이용하여 사전에 계산되는 유일한 N-비트 출력값을 기억한다. 특정한 N-비트 입력값을 제공할 때, 상기 값은 해당하는 N-비트 출력값을 판독(검색)하기 위해서 상기 ROM에 어드레스를 형성하는데 이용된다.
일반적으로, 종래기술의 당업자는 본 발명의 범위를 벗어남이 없이 본 발명을 수정하고 변경할 수 있다는 것을 이해할 수 있을 것이다. 따라서, 본 발명의 형태는 예시적이고, 청구범위에 청구된 바와같이 본 발명의 권리범위를 의도적으로 한정한 것은 아니다.

Claims (18)

  1. N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 시스템에 있어서,
    LFSRS이외에 다른것에 의해 발생되지 않은 모든 가능한 N-비트값의 서브세트를 그 출력에서 주기적으로 발생하는 복수의 선형 피이드백 쉬프트 레지스터(LFSRS);
    상기 LFSRS에 의해 주기적으로 발생되는 각각의 N-비트 출력값을 상기 N-비트 입력값과 비교하여 상기 N-비트 출력값중 어느것이 상기 N-비트 입력값과 정합하는지를 결정하는 수단; 및
    상기 변환된 N-비트 출력값으로써 N-비트 출력값이 상기 N-비트 입력값을 정합하는데 결정되는 LFSR 이외에 상기 LFSRS중 한 개의 출력을 선택하는 수단을 포함하는데,
    상기 LFSRS는 모든 가능한 N-비트값의 세트를 주기적으로 발생하는 것을 특징으로 하는 변환 시스템.
  2. 제1항에 있어서,
    적어도 몇 개의 상기 LFSRS는 상기 그룹의 LFSRS중 한 개의 N-비트 출력값이 상기 N-비트 입력값을 정합시키는 것으로 결정될 때, 상기 주기그룹에 있는 다음 LFSR의 출력이 상기 변환된 N-비트 출력값으로 선택되도록 주기그룹에 배열되는 것을 특징으로 하는 변환 시스템.
  3. 제2항에 있어서,
    상기 주기그룹안에 LFSRS는 동일한 주기 길이를 갖는 것을 특징으로 하는 변환 시스템.
  4. 제2항에 있어서,
    상기 주기그룹에 상기 LFSRS중 적어도 한 개에 대하여, 상기 주기그룹에 있는 다음 LFSR의 출력은 상기 적어도 한 개의 LFSR의 N-비트 출력값이 상기 N-비트 입력값을 정합하게 결정되는 싸이클 다음의 싸이클에서 상기 변환된 N-비트 출력값으로써 선택되는 것을 특징으로 하는 변환 시스템.
  5. 제2항에 있어서,
    상기 변환된 N-비트 출력값은 상기 N-비트 입력값의 에러정정 부호화 또는 암호화에 이용되는 것을 특징으로 하는 변환 시스템.
  6. N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 시스템에 있어서,
    적어도 한 개의 가능한 N-비트값을 각각 포함하는 복수의 상호 배타적인 서브세트로써 모든 가능한 N-비트값의 세트를 제공하는 수단;
    상기 N-비트 입력값과 상기 N-비트 입력이 속하는 상기 서브세트중 어느 한 개를 결정하기 위하여 각각의 상기 서브세트를 비교하는 수단; 및
    상기 변환된 N-비트 출력값과 같이 N-비트값을 상기 서브세트중 다른 한 개로부터 선택하는 수단을 포함하는 것을 특징으로 하는 변환 시스템.
  7. 제6항에 있어서,
    각각의 상기 서브세트는 선형 피이드백 쉬프트 레지스터(LFSR)에서 주기적으로 발생되는 것을 특징으로 하는 변환 시스템.
  8. 제6항에 있어서,
    상기 각각의 서브세트는 메모리에 기억되는 것을 특징으로 하는 변환 시스템.
  9. 제6항에 있어서,
    적어도 몇 개의 상기 서브세트는 상기 N-비트 입력값이 상기 주기그룹에서 상기 서브세트중 한 개에 속하는지를 결정할 때, 상기 주기그룹에서 다음 서브세트로부터의 출력값은 상기 변환된 N-비트 출력값으로 선택되도록 주기그룹에 배열되는 것을 특징으로 하는 변환 시스템.
  10. 제6항에 있어서,
    상기 변환된 N-비트 출력은 상기 N-비트 입력값의 에러 정정 부호화 또는 암호화에 이용되는 것을 특징으로 하는 변환 시스템.
  11. N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 방법에 있어서,
    적어도 한 개의 가능한 N-비트값에 포함하는 복수의 상호 배타적인 서브세트로써 모든 가능한 N-비트값의 세트를 제공하는 단계;
    상기 N-비트 입력값이 속하는 상기 서브세트중 한 개가 어느것인지를 결정하기 위하여 상기 N-비트 입력값과 각각의 상기 서브세트를 비교하는 단계; 및
    상기 변환된 N-비트 출력값으로써 다른 한 개의 상기 서브세트로부터 N-비트값을 선택하는 단계를 포함하는 것을 특징으로 하는 변환 방법.
  12. 제11항에 있어서,
    각각의 상기 서브세트는 선형 피이드백 쉬프트 레지스터(LFSR)에서 주기적으로 발생되는 것을 특징으로 하는 변환 방법.
  13. 제11항에 있어서,
    상기 각각의 서브세트는 메모리에 기억되는 것을 특징으로 하는 변환 방법.
  14. 제11항에 있어서,
    적어도 몇 개의 상기 서브세트는 상기 N-비트 입력값이 상기 주기그룹에서 상기 서브세트중 한 개에 속하는지를 결정할 때, 상기 주기그룹에서 다음 서브세트로부터의 출력값은 상기 변환된 N-비트 출력값으로 선택되도록 주기그룹에 배열되는 것을 특징으로 하는 변환 방법.
  15. 제11항에 있어서,
    상기 변환된 N-비트 출력값은 상기 N-비트 입력값을 에러 정정 부호화 또는 암호화에 이용되는 것을 특징으로 하는 변환 방법.
  16. 제공된 N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 시스템에 있어서,
    각각의 가능한 N-비트 입력값에 대하여 모든 가능한 N-비트 입력값을 적어도 한 개의 가능한 N-비트 입력값을 각각 포함하는 복수의 상호 배타적인 서브세트로 분할하고, 임의의 한 개의 가능한 N-비트 입력값에 해당하는 N-비트 출력값을 상기 한 개의 가능한 N-비트 입력값이 속하는 서브세트 이외의 서브세트로부터 선택함으로써 결정되는 해당하는 N-비트 출력값을 기억하는 메모리 수단;
    상기 제공된 N-비트 입력값으로부터 상기 메모리 수단에 어드레스를 형성하는 어드레싱 수단; 및
    상기 위치로부터 상기 변환된 N-비트 출력값으로써 이용하기 위하여 그 해당하는 N-비트 출력값을 검색하는 수단을 포함하는 것을 특징으로 하는 변환 시스템.
  17. 제16항에 있어서,
    상기 메모리 수단은 판독전용 메모리(ROM)인 것을 특징으로 하는 변환 시스템.
  18. 제16항에 있어서,
    상기 변환된 N-비트 출력값은 상기 제공된 N-비트 입력값의 에러정정 부호화 또는 암호화에 이용되는 것을 특징으로 하는 변환 시스템.
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