KR20000010154A - Method for manufacturing a capacitor of a semiconductor integrated circuit - Google Patents

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Abstract

PURPOSE: A method for manufacturing a capacitor is provided, which prevents a progress badness occurrence happened when manufacturing a capacitor of MDL which an analog circuit is inserted. CONSTITUTION: The method for manufacturing a capacitor comprises the steps of: forming a first conductive film at a certain portion on an insulating film (200) which has a voluntary wire line; etching the first conductive film and forming a first wire line (102b) connected to the voluntary wire line and a lower electrode (202a); forming an insulating film between layers (204) on the insulating substrate (200) having the lower electrode (202a); etching the insulating film between layers (204) and forming a first bear hole (h1) in the insulating film (204); forming a dielectric film (206) in the bear hole (h1) and on the insulating film (204); forming a protecting film (208a) on the dielectric film (206); and forming a second wire line (202b) and an upper electrode (212a). Since the dielectric film can to be protected, the loss of the dielectric and a short occurrence between the upper electrode and lower electrode can to be prevented.

Description

반도체 집적회로의 커패시터 제조방법Capacitor Manufacturing Method for Semiconductor Integrated Circuits

본 발명은 반도체 집적회로(IC)의 커패시터 제조방법에 관한 것으로, 보다 상세하게는 아날로그 회로가 내장된 MDL(Merged DRAM Logic)의 커패시터 제조시 야기되는 공정 불량 발생을 막을 수 있도록 한 반도체 집적회로의 커패시터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a capacitor of a semiconductor integrated circuit (IC), and more particularly, to a process of preventing a defect caused in manufacturing a capacitor of an MDL (Merged DRAM Logic) in which an analog circuit is embedded. It relates to a capacitor manufacturing method.

디램(DRAM)과 로직(Logic)이 머지된 MDL에 아날로그 회로를 적용하여 반도체 소자 제조시, 아날로그 회로의 커패시턴스(capacitance) 특성을 확보하기 위하여 아날로그 회로나 로직 회로의 커패시터를 PIP(poly insulator poly) 구조로 가져갈 경우에는 중첩된 열처리(예컨대, 하부전극을 형성하기 위한 인터 폴리 형성시의 열처리와 게이트 산화막 형성시의 열처리) 공정으로 인해 디램 셀의 특성이 열화되는 현상이 야기될 뿐 아니라 공정 진행 자체가 복잡하다는 문제가 발생하게 된다.In the manufacture of semiconductor devices by applying analog circuits to MDLs in which DRAMs and logics are merged, capacitors of analog circuits or logic circuits are used in order to secure the capacitance characteristics of analog circuits (poly insulator poly). In the case of the structure, the overlapped heat treatment (for example, the heat treatment when forming the inter-poly to form the lower electrode and the heat treatment when forming the gate oxide film) causes not only the deterioration of the characteristics of the DRAM cell but also the process itself. Problem arises.

이에 따라, 최근에는 MDL의 로직 회로나 아날로그 회로의 커패시터를 PIP 구조 대신에 MIM 구조로 형성해 주는 공정 개발이 이루어지고 있다. MIM 구조의 커패시터는 다층 배선을 형성하는 과정에서 임의의 두 금속 사이에 유전막을 형성해 주는 방식으로 제조되므로, 소자 제조시 디램 셀의 특성 열화와 관련되는 별도의 열처리 공정이 요구되지 않을 뿐 아니라 공정 진행 자체가 간단하다는 잇점을 갖는다.Accordingly, in recent years, a process of forming a capacitor of an MDL logic circuit or an analog circuit into a MIM structure instead of a PIP structure has been developed. Since the capacitor of the MIM structure is manufactured by forming a dielectric film between any two metals in the process of forming a multi-layer wiring, a separate heat treatment process related to deterioration of characteristics of the DRAM cell is not required for device fabrication and the process proceeds. It has the advantage of being simple.

도 1 내지 도 4에는 이와 관련된 종래의 아날로그 회로가 내장된 MDL의 커패시터 제조방법을 도시한 공정수순도가 제시되어 있다. 상기 공정수순도를 참조하여 MDL의 로직 회로나 아날로그 회로의 커패시터 제조방법을 제 4 단계로 구분하여 살펴보면 다음과 같다.1 to 4 show a process flowchart showing a method of manufacturing a capacitor of an MDL in which a related art analog circuit is incorporated. Referring to the process flow chart, a method of manufacturing a capacitor of a logic circuit or an analog circuit of an MDL is classified into four steps.

제 1 단계로서, 도 1에 도시된 바와 같이 임의의 배선 라인이 구비된 절연기판(100) 상에 Al 합금 재질의 제 1 도전성막을 형성한 뒤, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 1 도전성막을 식각하여, 상기 기판(100) 상에 제 1 배선 라인(102b)과 하부전극(102a)을 동시에 형성한다. 이때, 제 1 배선 라인(102b)은 도전성 플러그(미 도시)를 매개체로하여 절연기판(100) 내의 임의의 배선 라인과 전기적으로 연결되도록 형성된다.As a first step, as shown in FIG. 1, after forming a first conductive film made of an Al alloy on an insulating substrate 100 having arbitrary wiring lines, a photosensitive film pattern defining a capacitor forming portion and a wiring line forming portion is provided. A first conductive film is etched using (not shown) as a mask to simultaneously form a first wiring line 102b and a lower electrode 102a on the substrate 100. In this case, the first wiring line 102b is formed to be electrically connected to any wiring line in the insulating substrate 100 through a conductive plug (not shown).

제 2 단계로서, 도 2에 도시된 바와 같이 제 1 배선 라인(102b)과 하부전극(102a)을 포함한 절연기판(100) 상에 층간 절연막(104)을 형성한 뒤, 상기 하부전극(102a)의 표면이 소정 부분 노출되도록 이를 선택식각하여 상기 절연막(104) 내에 제 1 비어 홀(h1)을 형성한다.As a second step, as shown in FIG. 2, after forming the interlayer insulating film 104 on the insulating substrate 100 including the first wiring line 102b and the lower electrode 102a, the lower electrode 102a is formed. The first via hole h1 is formed in the insulating layer 104 by selectively etching the exposed portion of the surface of the insulating layer 104.

제 3 단계로서, 도 3에 도시된 바와 같이 제 1 비어 홀(h1)의 내부와 층간 절연막(104) 상에 CVD법을 이용하여 유전막(106)을 형성한 뒤, 제 1 배선 라인(102b)의 표면이 소정 부분 노출되도록 유전막(106)과 층간 절연막(104)을 선택식각하여 상기 절연막(104) 내에 제 2 비어 홀(h2)을 형성한다. 이 경우, 상기 유전막(106)으로는 "플라즈마 산화막(plasma Si-oxide)/플라즈마 질화막(plasma Si-nitride)"의 적층 구조나 "플라즈마 산화막(plasma Si-oxide)/플라즈마 산화질화막(plasma-oxinitride)"의 적층 구조가 사용된다. 이어, 제 1 배선 라인(102b)의 표면 노출부에 존재할 가능성이 있는 산화막(예컨대, 층간 절연막 식각 과정에서 생성된 식각부산물(Al2O3, 폴리머)이나 자연 산화막)을 제거하기 위하여 RF 바이어스(radio frequency bais)를 이용한 스퍼터링 식각(일명, RF 스퍼터링 식각이라 한다)을 실시한다. 이 과정에서 식각되는 산화막의 량은 보통 200 ~ 400Å 두께 정도로 보면 된다.As a third step, as shown in FIG. 3, after the dielectric film 106 is formed on the inside of the first via hole h1 and the interlayer insulating film 104 by CVD, the first wiring line 102b is formed. The second via hole h2 is formed in the insulating film 104 by selectively etching the dielectric film 106 and the interlayer insulating film 104 to expose a predetermined portion of the surface of the insulating film 104. In this case, the dielectric film 106 may be a laminate structure of "plasma Si-oxide / plasma nitride" or a "plasma Si-oxide / plasma oxynitride film" (plasma-oxinitride). Laminate structure is used. Subsequently, an RF bias (for example, an etching by-product (Al 2 O 3 , polymer) or a natural oxide film generated during the interlayer insulating film etching process) may be present in the surface exposed portion of the first wiring line 102b. Sputtering etching using a radio frequency bais (also called RF sputtering etching) is performed. The amount of oxide film etched in this process is usually about 200 ~ 400Å thickness.

제 4 단계로서, 도 4에 도시된 바와 같이 제 2 비어 홀(h2)내에만 선택적으로 W 재질의 도전성 플러그(108)를 형성한 뒤, 상기 결과물 전면에 Al 합금 재질의 제 2 도전성막을 형성하고, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 도전성막을 식각하여 제 2 배선 라인(110b)과 도전성막 패턴(110a)을 형성해 주므로써, 본 공정 진행을 완료한다.As a fourth step, as shown in FIG. 4, a conductive plug 108 made of W material is selectively formed only in the second via hole h2, and a second conductive film made of Al alloy is formed on the entire surface of the resultant. The second conductive film is etched using the photosensitive film pattern (not shown) defining the capacitor forming part and the wiring line forming part as a mask to form the second wiring line 110b and the conductive film pattern 110a, thereby proceeding with the present process. To complete.

그 결과, 절연기판(100) 상의 소정 부분에는 도전성 플러그(108b)를 사이에 두고 그 상·하부에 제 1 및 제 2 배선 라인(102b),(110b)이 순차 적층된 구조의 배선 라인이 형성되고, 상기 배선 라인 일측의 절연기판(100) 상에는 유전막(106)을 사이에 두고, 그 상·하부에 Al 재질의 하부전극(102a)과 상부전극(110a)이 순차 적층된 구조(MIM 구조)의 커패시터가 형성된다.As a result, a wiring line having a structure in which the first and second wiring lines 102b and 110b are sequentially stacked on the predetermined portion of the insulating substrate 100 with the conductive plug 108b interposed therebetween. The dielectric substrate 106 is interposed on the insulating substrate 100 on one side of the wiring line, and the lower electrode 102a and the upper electrode 110a of Al are sequentially stacked on the upper and lower portions thereof (MIM structure). Capacitors are formed.

그러나, 상기 공정을 적용하여 MDL의 로직 회로나 아날로그 회로의 커패시터를 제조할 경우에는 공정 진행 과정에서 다음과 같은 문제가 발생하게 된다.However, when manufacturing the capacitor of the logic circuit or analog circuit of the MDL by applying the above process, the following problem occurs during the process.

RF 스퍼터링 식각시, 제 1 배선 라인(102b) 상의 산화막외에 커패시터가 형성될 부분인 제 1 비어 홀(h1) 내의 유전막도 일부 함께 손상되므로 유전막의 표면이 불균일하게 되어 커패시터의 특성이 저하되는 현상이 발생하게 된다. 특히, RF 스퍼터 식각 공정의 유니포미티(uniformity) 불량이 발생될 경우에는 하부전극(102a)의 표면 노출부 상에 형성된 유전막(106)의 양 에지(edgy) 부분(도면상에서 Ⅰ로 표시된 부분)이 센터(center) 부분보다 더 많이 식각되어져 이 부분의 유전막이 오목하게 파이는 현상이 발생하게 되어 후속 공정 진행시 상부전극과 하부전극 간에 쇼트(short)가 유발되는 불량이 초래되므로 이에 대한 개선책이 시급하게 요구되고 있다.In the RF sputtering etching, a portion of the dielectric film in the first via hole h1, which is a portion in which the capacitor is to be formed, is also damaged in addition to the oxide film on the first wiring line 102b, so that the surface of the dielectric film becomes uneven and the characteristics of the capacitor deteriorate. Will occur. In particular, in the case where a defect in the uniformity of the RF sputter etching process occurs, both edge portions of the dielectric film 106 formed on the surface exposed portion of the lower electrode 102a (parts indicated by I in the drawing) It is more etched than the center part, and the dielectric film of this part becomes concave, which causes a short-circuit between the upper electrode and the lower electrode. It is urgently required.

이에 본 발명의 목적은, MDL의 로직 회로나 아날로그 회로의 커패시터 제조시, RF 스퍼터 식각 공정을 실시하기 전에 커패시터 형성부의 제 1 비어 홀 내에 도전성막 재질의 보호막을 더 형성해 주므로써, RF 스퍼터 식각시 야기되는 유전막의 손상과 상부전극과 하부전극 간의 쇼트 발생을 막을 수 있도록 한 반도체 집적회로의 커패시터 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to form a protective film of a conductive film material in the first via hole of the capacitor forming portion before performing the RF sputter etching process when manufacturing a capacitor of an MDL logic circuit or an analog circuit. The present invention provides a method for manufacturing a capacitor of a semiconductor integrated circuit, which can prevent damage to a dielectric film and short circuit between an upper electrode and a lower electrode.

도 1 내지 도 4는 종래 기술에 의한 아날로그 회로가 내장된 MDL의 커패시터 제조방법을 도시한 공정수순도,1 to 4 is a process flowchart showing a capacitor manufacturing method of an MDL incorporating an analog circuit according to the prior art;

도 5 내지 도 9는 본 발명에 의한 아날로그 회로가 내장된 MDL의 커패시터 제조방법을 도시한 공정수순도이다.5 to 9 are process flowcharts illustrating a method of manufacturing a capacitor of an MDL incorporating an analog circuit according to the present invention.

상기 목적을 달성하기 위하여 본 발명에서는 임의의 배선 라인이 구비된 절연기판 상의 소정 부분에 제 1 도전성막을 형성하는 단계와; 상기 제 1 도전성막을 선택식각하여 상기 임의의 배선 라인과 연결되는 제 1 배선 라인과, 하부전극을 동시에 형성하는 단계와; 상기 제 1 배선 라인과 상기 하부전극을 포함한 상기 절연기판 상에 층간 절연막을 형성하는 단계와; 상기 하부전극의 표면이 소정 부분 노출되도록 상기 층간 절연막을 선택식각하여 상기 층간 절연막 내에 제 1 비어 홀을 형성하는 단계와; 상기 제 1 비어 홀 내부와 상기 층간 절연막 상에 유전막을 형성하는 단계와; 상기 제 1 비어 홀 내의 상기 유전막 상에 도전성막 재질의 보호막을 형성하는 단계와; 상기 제 1 배선 라인의 표면이 소정 부분 노출되도록 상기 유전막과 상기 층간 절연막을 선택식각하여 상기 층간 절연막 내에 제 2 비어 홀을 형성하는 단계와; RF 스퍼터 식각을 실시하는 단계와; 상기 제 2 비어 홀 내부에 도전성 플러그를 형성하는 단계와; 상기 도전성 플러그와 상기 보호막을 포함한 상기 유전막 상에 제 2 도전성막을 형성하는 단계; 및 상기 제 2 도전성막을 선택식각하여 상기 도전성 플러그와 연결되는 제 2 배선 라인과 상기 보호막과 연결되는 상부전극을 동시에 형성하는 단계로 이루어진 반도체 집적회로의 커패시터 제조방법이 제공된다.In order to achieve the above object, the present invention includes the steps of forming a first conductive film on a predetermined portion on an insulating substrate provided with an arbitrary wiring line; Selectively etching the first conductive layer to simultaneously form a first wiring line connected to the arbitrary wiring line and a lower electrode; Forming an interlayer insulating film on the insulating substrate including the first wiring line and the lower electrode; Forming a first via hole in the interlayer insulating layer by selectively etching the interlayer insulating layer so that the surface of the lower electrode is partially exposed; Forming a dielectric film in the first via hole and on the interlayer insulating film; Forming a protective film of a conductive film on the dielectric film in the first via hole; Selectively etching the dielectric film and the interlayer insulating film to expose a portion of the surface of the first wiring line to form a second via hole in the interlayer insulating film; Performing RF sputter etching; Forming a conductive plug in the second via hole; Forming a second conductive film on the dielectric film including the conductive plug and the protective film; And selectively etching the second conductive layer to simultaneously form a second wiring line connected to the conductive plug and an upper electrode connected to the passivation layer.

이때, 상기 제 1 및 제 2 도전성막 형성후에는 막질 패터닝 특성을 향상시킬 목적으로 각각 반사방지막(anti-reflection layer)을 형성하는 단계를 더 포함하는 것이 바람직하며, RF 스퍼터 식각은 식각부산물이 200 ~ 400Å 정도 제거될때까지 실시하는 것이 바람직하다.In this case, after the formation of the first and second conductive layers, it is preferable to further include forming an anti-reflection layer, respectively, for the purpose of improving the film patterning property, and the RF sputter etching is performed by etching etching products. It is preferable to carry out until the removal of about 400 kPa.

상기 공정을 거쳐 MDL의 로직 회로나 아날로그 회로의 커패시터를 제조할 경우, 제 1 비어 홀 내의 유전막 상에 도전성막 재질의 보호막이 형성된 상태에서 RF 스퍼터링 식각 공정이 진행되므로, RF 식각 공정으로 인해 커패시터 형성부의 유전막이 손상되는 것을 막을 수 있게 된다.When manufacturing a capacitor of an MDL logic circuit or an analog circuit through the above process, the RF sputter etching process is performed while the protective film of the conductive film is formed on the dielectric film in the first via hole, so that the capacitor is formed by the RF etching process. It is possible to prevent the negative dielectric film from being damaged.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

본 발명은 제 1 비어 홀 내의 유전막 상에 도전성막 재질의 보호막을 별도로 더 형성해 준 상태에서 RF 스퍼터링 식각을 실시해 주는 방식으로 MDL의 로직회로나 아날로그 회로의 커패시터를 제조해 주므로써, RF 식각 공정으로 인해 야기되는 유전막의 손상을 방지하고 하부전극과 상부전극 간의 쇼트 발생을 막을 수 있도록 하는데 주안점을 둔 기술이다.The present invention provides a RF etching process by manufacturing a capacitor of an MDL logic circuit or an analog circuit in a manner that RF sputtering etching is performed while a protective film made of a conductive film is further formed on the dielectric film in the first via hole. The technology focuses on preventing damage to the dielectric film and preventing short circuit between the lower electrode and the upper electrode.

도 5 내지 도 9에는 이와 관련된 본 발명에 의한 아날로그 회로가 내장된 MDL의 커패시터 제조방법을 도시한 공정수순도가 제시되어 있다. 상기 공정수순도를 참조하여 MDL의 로직 회로나 아날로그 회로의 커패시터 제조방법을 제 5 단계로 구분하여 살펴보면 다음과 같다.5 to 9 show a process flowchart showing a method of manufacturing a capacitor of an MDL incorporating an analog circuit according to the present invention. Referring to the process flow chart, a method of manufacturing a capacitor of a logic circuit or an analog circuit of an MDL is classified into five steps.

제 1 단계로서, 도 5에 도시된 바와 같이 임의의 배선 라인이 구비된 절연기판(200) 상에 Al 합금이나 Cu 합금 재질의 제 1 도전성막을 형성한 뒤, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 1 도전성막을 식각하여, 상기 기판(200) 상에 제 1 배선 라인(202b)과 하부전극(202a)을 동시에 형성한다. 이때, 제 1 배선 라인(202b)은 도전성 플러그(미 도시)를 매개체로하여 절연기판(200) 내의 임의의 배선 라인과 전기적으로 연결되도록 형성된다.As a first step, as shown in FIG. 5, after forming the first conductive film of Al alloy or Cu alloy material on the insulating substrate 200 provided with arbitrary wiring lines, the capacitor forming portion and the wiring line forming portion are defined. The first conductive layer is etched using the photoresist pattern (not shown) as a mask to simultaneously form the first wiring line 202b and the lower electrode 202a on the substrate 200. In this case, the first wiring line 202b is formed to be electrically connected to any wiring line in the insulating substrate 200 via a conductive plug (not shown).

제 2 단계로서, 도 6에 도시된 바와 같이 제 1 배선 라인(202b)과 하부전극(202a)을 포함한 절연기판(200) 상에 층간 절연막(204)을 형성한 뒤, 상기 하부전극(202a)의 표면이 소정 부분 노출되도록 이를 선택식각하여 상기 절연막(204) 내에 제 1 비어 홀(h1)을 형성한다. 이때, 상기 제 1 비어 홀(h1)의 오픈 사이즈는 20 x 20㎛에서 100 x 100㎛까지 다양한 사이즈의 적용이 가능하다. 이어, 제 1 비어 홀(h1)의 내부와 층간 절연막(204) 상에 CVD(chemical vapour deposition)법을 이용하여 유전막(206)을 형성한 뒤, 그 전면에 다시 CVD법이나 PVD(physical vapour deposition)법을 이용하여 W이나 Cu 합금 재질의 도전성막(208)을 형성한다. 상기 유전막(206)으로는 "플라즈마 산화막/플라즈마 질화막"의 적층 구조나 "플라즈마 산화막/플라즈마 산화질화막"의 적층 구조가 사용된다.As a second step, as shown in FIG. 6, after forming the interlayer insulating film 204 on the insulating substrate 200 including the first wiring line 202b and the lower electrode 202a, the lower electrode 202a is formed. The first via hole h1 is formed in the insulating layer 204 by selectively etching the surface of the insulating film 204 to expose a predetermined portion of the surface of the insulating film 204. In this case, the open size of the first via hole h1 may be applied in various sizes from 20 × 20 μm to 100 × 100 μm. Subsequently, after the dielectric film 206 is formed on the inside of the first via hole h1 and the interlayer insulating film 204 by using chemical vapor deposition (CVD), the entire surface of the first via hole h1 is formed by CVD or physical vapor deposition. The conductive film 208 made of W or Cu alloy is formed by using the method. As the dielectric film 206, a lamination structure of "plasma oxide film / plasma nitride film" or a lamination structure of "plasma oxide film / plasma oxynitride film" is used.

제 3 단계로서, 도 7에 도시된 바와 같이 유전막(206)의 표면이 노출될 때까지 상기 도전성막(208)을 CMP(또는 에치백) 처리하여 제 1 비어 홀(h1) 내에 도전성막 재질의 보호막(208a)을 형성한다.As a third step, as shown in FIG. 7, the conductive film 208 is subjected to CMP (or etch back) treatment until the surface of the dielectric film 206 is exposed, thereby forming the conductive film material in the first via hole h1. The protective film 208a is formed.

제 4 단계로서, 도 8에 도시된 바와 같이 상기 제 1 배선 라인(202b)의 표면이 소정 부분 노출되도록 유전막(206)과 층간 절연막(204)을 선택식각하여 상기 절연막(204) 내에 제 2 비어 홀(h2)을 형성한다. 이어, 제 1 배선 라인(102b)의 표면 노출부에 존재할 가능성이 있는 산화막(예컨대, 층간 절연막 식각 과정에서 생성된 식각부산물(Al2O3, 폴리머)이나 자연 산화막)을 제거하기 위하여 RF 스퍼터 식각을 실시한다. 이 과정에서 식각되는 산화막의 량은 보통 200 ~ 400Å 두께 정도로 보면 된다.As a fourth step, as shown in FIG. 8, the dielectric film 206 and the interlayer insulating film 204 are selectively etched to expose a predetermined portion of the surface of the first wiring line 202b so as to expose a second via in the insulating film 204. The hole h2 is formed. Subsequently, RF sputter etching is performed to remove an oxide film (eg, an etch by-product (Al 2 O 3 , polymer) or a natural oxide film generated during the interlayer insulating film etching process) that may be present in the surface exposed portion of the first wiring line 102b. Is carried out. The amount of oxide film etched in this process is usually about 200 ~ 400Å thickness.

제 5 단계로서, 도 9에 도시된 바와 같이 상기 제 2 비어 홀(h2) 내부에만 선택적으로 W 이나 Cu 합금 재질의 도전성 플러그(210)를 형성한 뒤, 상기 결과물 전면에 Al 합금 재질의 제 2 도전성막을 형성하고, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 도전성막을 식각하여 제 2 배선 라인(212b)과 상부전극(212a)을 형성해 주므로써, 본 공정 진행을 완료한다.As a fifth step, as shown in FIG. 9, a conductive plug 210 of W or Cu alloy is selectively formed only inside the second via hole h2, and then, the second Al alloy material is formed on the entire surface of the resultant. By forming a conductive film and etching the second conductive film using a photosensitive film pattern (not shown) defining the capacitor forming portion and the wiring line forming portion as a mask, the second wiring line 212b and the upper electrode 212a are formed. Complete this process.

그 결과, 절연기판(200) 상의 소정 부분에는 도전성 플러그(210)를 사이에 두고 그 상·하부에 제 1 및 제 2 배선 라인(212b),(202b)이 순차 적층된 구조의 배선 라인이 형성되고, 상기 배선 라인 일측의 절연기판(200) 상에는 유전막(206)과 도전성막 재질의 보호막(208a)을 사이에 두고, 그 상·하부에 하부전극(202a)과 상부전극(212a)이 순차 적층된 구조(MIM 구조)의 커패시터가 형성된다.As a result, a wiring line having a structure in which the first and second wiring lines 212b and 202b are sequentially stacked is formed on a predetermined portion of the insulating substrate 200 with the conductive plug 210 interposed therebetween. On the insulating substrate 200 on one side of the wiring line, a dielectric film 206 and a protective film 208a made of a conductive film are sandwiched between the lower and upper electrodes 202a and 212a. The capacitor of the structure (MIM structure) is formed.

이와 같이 커패시터를 제조할 경우, 도전성막 재질의 보호막(208a)이 형성된 상태에서 RF 스퍼터링 식각 공정이 진행되므로, 보호막(208a)에 의해 커패시터 형성부(제 1 비어 홀 내부)의 유전막이 보호받을 수 있게 되어 RF 스퍼터링 식각 공정 진행시 유전막이 손상되는 것을 방지할 수 있게 된다.When the capacitor is manufactured as described above, since the RF sputtering etching process is performed while the protective film 208a of the conductive film is formed, the dielectric film of the capacitor forming part (inside the first via hole) may be protected by the protective film 208a. This prevents the dielectric film from being damaged during the RF sputter etching process.

또한, 이 경우에는 RF 스퍼터 식각 공정의 유니포미티 불량이 발생되더라도 보호막(208a)으로 인해 하부전극(202a)의 표면 노출부 상에 형성된 유전막(206)의 양 에지 부분이 센터 부분보다 더 많이 식각되는 현상이 발생하지 않게 되므로, 상부전극과 하부전극간의 쇼트 발생을 미연에 막을 수 있게 된다.In this case, even if a defect in the uniformity of the RF sputter etching process occurs, both edge portions of the dielectric layer 206 formed on the surface exposed portion of the lower electrode 202a due to the passivation layer 208a are etched more than the center portion. Since the phenomenon does not occur, short generation between the upper electrode and the lower electrode can be prevented in advance.

한편, 본 발명의 일 변형예로서 상기 커패시터 형성 공정은 막질 패터닝 특성을 향상시킬 목적으로 상기 제 1 및 제 2 도전성막 형성 이후에 각각 반사 방지막(anti-reflection layer)(미 도시)을 더 형성해 준 뒤, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 상기 반사 방지막과 제 1 및 제 2 도전성막을 식각해 주는 방식으로 공정을 진행할 수도 있다. 이때 사용되는 반사 방지막의 대표적인 예로는 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층 구조를 들 수 있다. 이와 같이, 제 1 및 제 2 도전성막 상에 반사 방지막이 더 형성된 경우에는 제 1 비어 홀(h1)을 형성하기 위한 층간 절연막(204) 식각시 반사 방지막이 함께 제거되도록 식각 공정을 진행하여도 되고, 반면 하부전극(202a) 표면의 평탄도를 향상시킬 목적으로 층간 절연막(204)만을 식각하여 하부전극(202a) 상에 반사 방지막이 잔존되도록 식각 공정을 진행하여도 된다.On the other hand, as a modification of the present invention, the capacitor forming process further forms an anti-reflection layer (not shown) after the formation of the first and second conductive films, respectively, for the purpose of improving film patterning characteristics. Thereafter, the process may be performed by etching the anti-reflection film and the first and second conductive films using a photosensitive film pattern (not shown) defining the capacitor forming part and the wiring line forming part as a mask. Representative examples of the anti-reflection film used at this time are a single layer structure of Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, WN, W-Si-N, Ta-Si-N, WBN, Ti-Si-N. The laminated structure which combined these is mentioned. As such, when the anti-reflection film is further formed on the first and second conductive films, an etching process may be performed so that the anti-reflection film is removed together when the interlayer insulating film 204 for forming the first via hole h1 is etched. On the other hand, for the purpose of improving the flatness of the surface of the lower electrode 202a, the etching process may be performed such that only the interlayer insulating layer 204 is etched so that the anti-reflection film remains on the lower electrode 202a.

이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible by the common knowledge of the art within the technical idea of this invention.

이상에서 살펴본 바와 같이 본 발명에 의하면, MDL의 로직 회로나 아날로그 회로의 커패시터 제조시, 제 1 비어 홀 내부에 도전성막 재질의 보호막을 형성해 준 상태에서 RF 스퍼터 식각을 실시해 주는 방식으로 공정을 변경해 주므로써, RF 식각시 상기 보호막을 이용하여 그 하부의 유전막을 보호할 수 있게 되므로, 상기 식각 공정 진행시 야기되던 커패시터 형성부의 유전막 손상과 상부전극과 하부전극 간의 쇼트 발생을 막을 수 있게 된다.As described above, according to the present invention, when manufacturing a capacitor of an MDL logic circuit or an analog circuit, the process is changed in such a manner that an RF sputter etching is performed while a protective film made of a conductive film is formed inside the first via hole. As a result, the protective layer may be used to protect the dielectric layer under the RF layer during RF etching, thereby preventing damage to the dielectric layer and short circuit between the upper electrode and the lower electrode caused during the etching process.

Claims (15)

임의의 배선 라인이 구비된 절연기판 상의 소정 부분에 제 1 도전성막을 형성하는 단계와;Forming a first conductive film on a predetermined portion on the insulating substrate provided with any wiring line; 상기 제 1 도전성막을 선택식각하여 상기 임의의 배선 라인과 연결되는 제 1 배선 라인과, 하부전극을 동시에 형성하는 단계와;Selectively etching the first conductive layer to simultaneously form a first wiring line connected to the arbitrary wiring line and a lower electrode; 상기 제 1 배선 라인과 상기 하부전극을 포함한 상기 절연기판 상에 층간 절연막을 형성하는 단계와;Forming an interlayer insulating film on the insulating substrate including the first wiring line and the lower electrode; 상기 하부전극의 표면이 소정 부분 노출되도록 상기 층간 절연막을 선택식각하여 상기 층간 절연막 내에 제 1 비어 홀을 형성하는 단계와;Forming a first via hole in the interlayer insulating layer by selectively etching the interlayer insulating layer so that the surface of the lower electrode is partially exposed; 상기 제 1 비어 홀 내부와 상기 층간 절연막 상에 유전막을 형성하는 단계와;Forming a dielectric film in the first via hole and on the interlayer insulating film; 상기 제 1 비어 홀 내의 상기 유전막 상에 도전성막 재질의 보호막을 형성하는 단계와;Forming a protective film of a conductive film on the dielectric film in the first via hole; 상기 제 1 배선 라인의 표면이 소정 부분 노출되도록 상기 유전막과 상기 층간 절연막을 선택식각하여 상기 층간 절연막 내에 제 2 비어 홀을 형성하는 단계와;Selectively etching the dielectric film and the interlayer insulating film to expose a portion of the surface of the first wiring line to form a second via hole in the interlayer insulating film; RF 스퍼터 식각을 실시하는 단계와;Performing RF sputter etching; 상기 제 2 비어 홀 내부에 도전성 플러그를 형성하는 단계와;Forming a conductive plug in the second via hole; 상기 도전성 플러그와 상기 보호막을 포함한 상기 유전막 상에 제 2 도전성막을 형성하는 단계; 및Forming a second conductive film on the dielectric film including the conductive plug and the protective film; And 상기 제 2 도전성막을 선택식각하여 상기 도전성 플러그와 연결되는 제 2 배선 라인과 상기 보호막과 연결되는 상부전극을 동시에 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.And selectively etching the second conductive layer to simultaneously form a second wiring line connected to the conductive plug and an upper electrode connected to the passivation layer. 제 1항에 있어서, 상기 제 1 및 제 2 도전성막은 Al 합금으로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.The method of claim 1, wherein the first and second conductive films are formed of an Al alloy. 제 1항에 있어서, 상기 유전막은 "플라즈마 산화막/플라즈마 질화막"의 적층 구조나 "플라즈마 산화막/플라즈마 산화질화막"의 적층 구조를 가지도록 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.The method of claim 1, wherein the dielectric film is formed to have a lamination structure of "plasma oxide film / plasma nitride film" or a lamination structure of "plasma oxide film / plasma oxynitride film". 제 1항에 있어서, 상기 제 1 비어 홀 내의 상기 유전막 상에 도전성막 재질의 보호막을 형성하는 단계는,The method of claim 1, wherein the forming of the passivation layer of the conductive layer on the dielectric layer in the first via hole comprises: 상기 제 1 비어 홀의 내부와 상기 유전막 상에 소정 두께의 도전성막을 형성하는 단계와;Forming a conductive film having a predetermined thickness inside the first via hole and on the dielectric film; 상기 유전막의 표면이 노출될 때까지 상기 도전성막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.Planarizing the conductive film until the surface of the dielectric film is exposed. 제 4항에 있어서, 상기 도전성막은 W이나 Cu 합금으로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.The method of claim 4, wherein the conductive film is formed of a W or a Cu alloy. 제 4항에 있어서, 상기 도전성막은 CVD법이나 PVD법으로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.The method for manufacturing a capacitor of a semiconductor integrated circuit according to claim 4, wherein the conductive film is formed by a CVD method or a PVD method. 제 4항에 있어서, 상기 도전성막은 CMP 공정이나 에치백 공정을 이용하여 평탄화하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.The method of claim 4, wherein the conductive film is planarized using a CMP process or an etch back process. 제 1항에 있어서, 상기 RF 스퍼터 식각은 상기 층간 절연막 식각시 생성된 식각 부산물이 200 ~ 400Å 두께 제거될 때까지 실시하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.The method of claim 1, wherein the RF sputter etching is performed until the etching by-products generated during the interlayer insulating layer etching are removed from the thickness of 200 to 400 μm. 제 1항에 있어서, 상기 도전성 플러그는 W 이나 Cu 합금으로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.The method of claim 1, wherein the conductive plug is formed of a W or a Cu alloy. 제 1항에 있어서, 상기 제 1 도전성막 형성후 그 전면에 반사 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.The method of claim 1, further comprising forming an anti-reflection film on the entire surface of the semiconductor substrate after the first conductive film is formed. 제 10항에 있어서, 상기 제 1 도전성막 상에 반사 방지막이 더 형성된 경우, 상기 제 1 도전성막 식각시 상기 반사 방지막도 함께 식각하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.The method of claim 10, wherein when the anti-reflection film is further formed on the first conductive film, the anti-reflection film is also etched when the first conductive film is etched. 제 1항에 있어서, 상기 제 2 도전성막 형성후 그 전면에 반사 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.2. The method of claim 1, further comprising forming an anti-reflection film over the entire surface of the second conductive film after formation thereof. 제 12항에 있어서, 상기 제 2 도전성막 상에 반사 방지막이 더 형성된 경우, 상기 제 2 도전성막 식각시 상기 반사 방지막도 함께 식각하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.The method of claim 12, wherein when the anti-reflection film is further formed on the second conductive film, the anti-reflection film is also etched when the second conductive film is etched. 제 10항 또는 제 12항에 있어서, 상기 반사 방지막은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.The method of claim 10 or 12, wherein the anti-reflection film is Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, WN, W-Si-N, Ta-Si-N, WBN, Ti-Si- A method for manufacturing a capacitor of a semiconductor integrated circuit, characterized by forming a single layer structure of N or a stacked structure combining them. 제 10항에 있어서, 상기 제 1 도전성막 상에 반사 방지막이 더 형성된 경우, 상기 제 1 비어 홀 형성시 상기 하부전극 표면에 상기 반사 방지막이 잔존되도록 상기 층간 절연막의 식각 공정을 진행하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.The method of claim 10, wherein when the anti-reflection film is further formed on the first conductive layer, an etching process of the interlayer insulating layer is performed such that the anti-reflection film remains on the lower electrode surface when the first via hole is formed. Capacitor manufacturing method of a semiconductor integrated circuit.
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