KR20000008357U - Voltage drop circuit - Google Patents

Abstract

본 고안은 외부 전원전압보다 일정전위 낮은 내부전원전압을 발생시켜 메모리 칩을 동작시키는 전압 강하회로에 관한 것으로, 특히 출력 구동소자로 종래의 P채널 모스 트랜지스터 대신 상대적으로 전류 전송률이 높은 N채널 모스 트랜지스터를 사용하므로써 적은 점유면적으로도 동일한 전류구동능력의 확보가 가능해져 레이-아웃면적을 대폭 줄일 수 있을 뿐만 아니라, 상기 N채널 모스 트랜지스터의 드레인단과 벌크단 사이에 저항을 추가로 연결하므로써 기생 바이폴라 트랜지스터를 동작시켜 그 부궤환 특성에 의해 출력단이 요구하는 출력 임피던스 감소 및 입력 임피던스 증가 특성을 얻어 전체 회로의 동작 대기시간을 대폭 감소시키도록 한 전압 강하회로에 관한 것이다.The present invention relates to a voltage drop circuit for operating a memory chip by generating an internal power supply voltage having a constant potential lower than an external power supply voltage, and an N-channel MOS transistor having a relatively high current transfer rate instead of a conventional P-channel MOS transistor as an output driver. By using the same area, it is possible to secure the same current driving capability, which greatly reduces the lay-out area, and also by connecting a resistor between the drain terminal and the bulk terminal of the N-channel MOS transistor, thereby providing a parasitic bipolar transistor. It is related to a voltage drop circuit which significantly reduces the operation waiting time of the entire circuit by obtaining the output impedance reduction and input impedance increase characteristics required by the output terminal by the negative feedback characteristic thereof.

Description

전압 강하회로Voltage drop circuit

본 고안은 외부 전원전압보다 일정전위 낮은 내부전원전압을 발생시켜 메모리 칩을 동작시키는 전압 강하회로에 관한 것으로, 보다 상세하게는 출력 구동부를 종래의 P채널 모스 트랜지스터 대신 상대적으로 전류 전송률이 높은 N채널 모스 트랜지스터로 구성하므로써 좁은 점유면적으로 전류공급능력을 향상시킨 전압 강하회로에 관한 것이다.The present invention relates to a voltage drop circuit for operating a memory chip by generating an internal power supply voltage having a constant potential lower than an external power supply voltage, and more specifically, an N-channel having a relatively high current transfer rate instead of a conventional P-channel MOS transistor. The present invention relates to a voltage drop circuit having a narrow occupied area, thereby improving current supply capability.

일반적으로, 전기·전자·반도체 메모리장치 등에서 저전력화는 제품의 경쟁력 측면에서 매우 중요한 요소로 작용하고 있다. 따라서, 많은 제품들이 칩 외부에서 공급되는 전원전압보다 일정전위 낮은 내부 전원전압을 발생시켜 칩의 동작에 사용하고 있는 실정이다.In general, low power consumption in electric, electronic, and semiconductor memory devices is very important in terms of product competitiveness. Therefore, many products generate an internal power supply voltage which is lower than a power supply voltage supplied from the outside of the chip to use the chip in operation.

또한, CMOS 회로의 전력소모는 전압의 제곱에 비례하기 때문에, 전압 강하로 인해 낮아진 전원전압을 사용하면 전력소모를 줄일 수 있게 되며, 특히 내부 전압원을 정전압으로 설정하면 외부 전원전압이 변동하여도 안정된 전원전압을 확보할 수 있게 되어 칩의 동작이 안정된다. 다시말해, 외부 전원전압의 ±10%변동에서도 칩은 정상동작을 하여야 하는데(예를들어, 일정한 엑세스 시간을 가져햐 하는데), 이의 만족을 위해서 회로가 불필요하게 복잡해질 수 있어서, 안정된 전압원을 확보하게 되면 설계가 보다 간편해지므로 여러가지 측면에서 유리해 진다.In addition, since the power consumption of CMOS circuits is proportional to the square of the voltage, the power consumption lowered due to the voltage drop can reduce the power consumption. The power supply voltage can be secured, and the operation of the chip is stabilized. In other words, even if the ± 10% of the external supply voltage fluctuates, the chip must operate normally (for example, to have a constant access time), and the circuit can be unnecessarily complicated to satisfy this, thereby ensuring a stable voltage source. This makes the design simpler and advantageous in many ways.

또한, 전압 강하회로를 외부온도나 제조공정의 변화를 상쇄하는 방향으로 동작하도록 설계를 한다면 보다 안정된 칩동작을 얻을 수 있게 되는데, 예를들어 4.3V의 외부전압과 100℃의 외부온도에서는 디램의 동작속도가 늦어지지만 내부 전원전압을 "+" 온도계수를 갖도록 하면 고온이 되어도 속도저하가 없어 일정한 동작특성을 얻을 수 있다. 그리고, 제조공정의 변동에 의해 칩특성이 변화를 보인다해도 내부 전원전압을 간단한 프로그래밍을 통해 조절하므로써 일정한 속도와 소비전력을 갖도록 유도할 수 있다.In addition, if the voltage drop circuit is designed to operate in a direction to offset changes in external temperature or manufacturing process, more stable chip operation can be obtained. For example, at an external voltage of 4.3V and an external temperature of 100 ° C, Although the operation speed is slowed down, if the internal power supply voltage has a "+" temperature coefficient, there is no speed decrease even at high temperatures, so that a constant operating characteristic can be obtained. In addition, even if the chip characteristics change due to variations in the manufacturing process, by controlling the internal power supply voltage through simple programming, it can be induced to have a constant speed and power consumption.

이러한 이유로 채택되어 내부 전원전압을 발생시키는 회로가 전압 강하회로이다.For this reason, a circuit which is adopted to generate an internal power supply voltage is a voltage drop circuit.

도 1 은 종래의 전압 강하회로를 나타낸 상세 회로도로, 기준전압 발생기(reference voltage generator: 도시되지 않음)로부터 입력된 기준전압(Vref)과 출력단에서 피드백되어 입력된 내부 전원전압(Vint)을 입력신호로 하여 두 입력신호를 비교하는 비교부(10)와, 상기 비교부(10)의 출력신호를 입력받아 그 전위레벨에 따라 전류공급량을 제어하여 내부 전원전압(Vint)의 전위를 조절하게 되는 출력 구동부(15)를 구비한다.FIG. 1 is a detailed circuit diagram illustrating a conventional voltage drop circuit, in which a reference voltage Vref input from a reference voltage generator (not shown) and an internal power supply voltage Vint fed back from an output terminal are input. A comparator 10 for comparing two input signals and an output signal of the comparator 10 receives the output signal of the comparator 10 and controls the current supply amount according to the potential level to adjust the potential of the internal power supply voltage Vint. The drive part 15 is provided.

상기 비교부(10)는 각각의 게이트단으로 기준전위(Vref)와 피드백된 내부 전원전압(Vint)이 인가되며 소오스단이 노드(N1)에 의해 공통연결된 N채널 모스 트랜지스터(MN11, MN12)와; 외부 전원전압(Vext) 인가단과 상기 N채널 모스 트랜지스터(MN11)의 드레인단 사이에 노드(N2)에 의해 연결된 P채널 모스 트랜지스터(MP11)와; 상기 외부 전원전압(Vext) 인가단과 상기 N채널 모스 트랜지스터(MN12)의 드레인단 사이에 노드(N3)에 의해 연결되며, 상기 P채널 모스 트랜지스터(MP11)와 게이트단이 상기 노드(N3)에 의해 공통연결된 P채널 모스 트랜지스터(MP12)와; 상기 노드(N1)와 접지전위(Vss) 사이에 연결되어 게이트단으로 인가되는 인에이블신호(en)에 의해 전체동작의 인에이블 여부를 제어하는 N채널 모스 트랜지스터(MN13)로 구성된다.The comparator 10 is supplied with a reference potential Vref and a feedback internal power supply voltage Vint to each gate terminal, and the N-channel MOS transistors MN11 and MN12 having a source terminal commonly connected by a node N1. ; A P-channel MOS transistor MP11 connected by a node N2 between an external power supply voltage Vext application terminal and a drain terminal of the N-channel MOS transistor MN11; A node N3 is connected between the external power supply voltage Vext and the drain terminal of the N-channel MOS transistor MN12, and the P-channel MOS transistor MP11 and the gate terminal are connected by the node N3. A P-channel MOS transistor MP12 connected in common; The N-channel MOS transistor MN13 is connected between the node N1 and the ground potential Vss to control whether the entire operation is enabled by the enable signal en applied to the gate terminal.

그리고, 상기 출력 구동부(15)는 상기 비교부(10)의 출력단(N2)이 게이트로 인가되며 외부 전원전압(Vext)이 소오스단과 벌크단에 공통으로 인가되고, 드레인단이 내부 전원전압(Vint)을 발생하는 출력단에 연결된 P채널 모스 트랜지스터(MP13)로 구성된다.In the output driver 15, the output terminal N2 of the comparator 10 is applied to the gate, the external power supply voltage Vext is applied to the source terminal and the bulk terminal in common, and the drain terminal is the internal power supply voltage Vint. It is composed of a P-channel MOS transistor (MP13) connected to the output terminal generating a).

상기 구성을 갖는 종래의 전압 강하회로는 고정된 기준전압(Vref)을 발생시키는 기준전압 발생기의 출력전압과 전압 강하회로의 출력전압인 내부 전원전압(Vint)을 두 입력신호로 하는 차동 증폭기 형태의 비교부(10)에서 입력된 두 신호(Vref, Vint)의 전위를 비교하여 그 전위차에 따라 양과 음의 신호를 출력하게 된다. 그리고, 상기 노드(N2)를 통해 비교부(10)의 출력신호를 입력받아 출력 구동부(15)가 동작하여 외부 전원전압(Vext)으로부터 내부 전원전압(Vint) 발생단으로 흐르는 전류의 양을 조절하게 된다.The conventional voltage drop circuit having the above configuration has a differential amplifier type having two input signals, an output voltage of a reference voltage generator for generating a fixed reference voltage Vref and an internal power supply voltage Vint, which is an output voltage of the voltage drop circuit. The potentials of the two signals Vref and Vint input from the comparator 10 are compared, and the positive and negative signals are output according to the potential difference. In addition, the output driver 15 operates by receiving the output signal of the comparator 10 through the node N2 to adjust the amount of current flowing from the external power supply voltage Vext to the internal power supply voltage Vint generation terminal. Done.

그래서, 전압강하에 의해 발생된 내부 전원전압(Vint)이 기준전압(Vref)보다 낮은 경우에는 상기 비교부(10) 출력노드(N2)의 전위가 빠르게 '로우'레벨로 떨어져 출력 구동부(15)를 구성하는 P채널 모스 트랜지스터(MP13)의 게이트단에 인가된다. 그러면, 상기 P채널 모스 트랜지스터(MP13)는 턴-온되어 외부 전원전압(Vext) 인가단으로부터 전류를 공급받아 내부 전원전압(Vint)을 상승시킨다.Therefore, when the internal power supply voltage Vint generated by the voltage drop is lower than the reference voltage Vref, the potential of the output node N2 of the comparator 10 quickly drops to the 'low' level, and thus the output driver 15 Is applied to the gate terminal of the P-channel MOS transistor MP13. Then, the P-channel MOS transistor MP13 is turned on to receive a current from an external power supply voltage Vext applying terminal to increase the internal power supply voltage Vint.

반대로, 상기 비교부(10)의 일측 입력단으로 피드백되는 내부 전원전압(Vint)이 기준전압(Vref)보다 높을 경우, 상기 비교부(10) 출력노드(N2)의 전위가 노드(N3)에 비해 더 느리게 '로우'레벨로 떨어지기 때문에 '하이'레벨신호를 상기 출력 구동부(15)로 일정시간 전달하게 된다. 그래서, 상기 출력 구동부(15)를 구성하는 P채널 모스 트랜지스터(MP13)는 턴-오프되어 전류공급을 중단하게 되므로써, 내부 전원전압(Vint)의 전위레벨은 떨어지게 된다.On the contrary, when the internal power supply voltage Vint fed back to the input terminal of the comparator 10 is higher than the reference voltage Vref, the potential of the output node N2 of the comparator 10 is higher than that of the node N3. Since it falls more slowly to the 'low' level, the 'high' level signal is transmitted to the output driver 15 for a predetermined time. Thus, since the P-channel MOS transistor MP13 constituting the output driver 15 is turned off to stop the current supply, the potential level of the internal power supply voltage Vint falls.

상기 동작에 의해 전위변환된 내부 전원전압(Vint)은 다시 비교부(10)의 일측 입력단으로 피드백되어 기준전압(Vref)과 비교되고 후단의 출력 구동부(15)는 상기 비교부(10)의 출력신호에 따라 전류 공급량을 조절하게 되는데, 이 동작의 반복에 의해 내부 전원전압(Vint)의 전위를 조절하게 된다.The internal power supply voltage Vint, which is converted by the operation, is fed back to one input terminal of the comparator 10 to be compared with the reference voltage Vref, and the output driver 15 of the rear stage is output from the comparator 10. The current supply amount is adjusted according to the signal. By repeating this operation, the potential of the internal power supply voltage Vint is adjusted.

그런데, 종래에 사용된 전압 강하회로는 전자(electron)보다 이동도가 적은 정공(hole)을 전류전송자로 사용하는 P채널 모스 트랜지스터(MP13)로 출력 구동부(15)를 구현하였기 때문에, 동일 전류공급능력을 갖추기 위해서는 전자(electron)를 이용하는 N채널 모스 트랜지스터보다 더 큰 크기의 P채널 모스 트랜지스터를 사용해야만 한다. 그렇게 커진 구동소자의 크기는 게이트 정전용량(Gate capacitance)을 크게 만들게 되고, 이는 결국 응답속도를 저하시키는 요인이 된다.However, in the conventional voltage drop circuit, since the output driver 15 is implemented with a P-channel MOS transistor (MP13) using holes having less mobility than electrons as current transmitters, the same current is supplied. To be able to do that, one must use a larger P-channel MOS transistor than an N-channel MOS transistor using electrons. The larger driving element size increases the gate capacitance, which in turn lowers the response speed.

또한, P채널 모스 트랜지스터의 사용시 접지전압의 증가에 대해 내부 전원전압(Vint)은 반대로 감소하는 방향으로 변화하기 때문에, 상기 내부 전원전압(Vint)의 전위를 보다 크게 감소시킨다. 즉, 접지전압의 변동에 대한 완충효과가 줄어드는 문제점이 있다.In addition, when the P-channel MOS transistor is used, the internal power supply voltage Vint changes in a direction that decreases with respect to an increase in the ground voltage, thereby greatly reducing the potential of the internal power supply voltage Vint. That is, there is a problem that the buffering effect on the variation of the ground voltage is reduced.

따라서, 본 고안은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 고안의 목적은 좁은 점유면적으로 전류 공급능력을 향상시킴과 동시에 접지전압 변동에 대한 완충역할을 증대시킨 전압 강하회로를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a voltage drop circuit which improves the current supply capability with a small occupied area and at the same time increases the buffering role against ground voltage variations.

도 1 은 종래의 전압 강하회로를 나타낸 상세 회로도1 is a detailed circuit diagram showing a conventional voltage drop circuit

도 2 는 본 고안에 따른 전압 강하회로를 나타낸 상세 회로도Figure 2 is a detailed circuit diagram showing a voltage drop circuit according to the present invention

도 3 은 도 2 에 도시된 출력 구동부의 동작을 설명하기 위한 회로도3 is a circuit diagram for describing an operation of an output driver illustrated in FIG. 2.

도 4 는 상기 출력 구동부를 각각 P, N채널 모스 트랜지스터로 구현한 경우의 시뮬레이션 결과도4 is a simulation result diagram when the output driver is implemented using P and N-channel MOS transistors, respectively.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10, 20: 비교부 15, 25: 출력 구동부10, 20: comparison unit 15, 25: output driver

상기 목적을 달성하기 위하여, 본 고안은 기준전압 발생기로부터 입력된 기준전압과 출력단에서 피드백되어 입력된 내부 전원전압을 입력신호로 하여 두 입력신호를 비교하는 비교부와, 상기 비교부의 출력신호를 입력받아 그 전위레벨에 따라 전류공급량을 제어하여 일정 전위레벨을 갖는 내부 전원전압을 발생시키는 출력 구동부를 구비한 전압 강하회로에 있어서,In order to achieve the above object, the present invention provides a comparison unit for comparing the two input signals using the reference voltage input from the reference voltage generator and the internal power supply voltage fed back from the output terminal as input signals, and the output signal of the comparison unit is input. In the voltage drop circuit having an output driver for receiving an internal power supply voltage having a constant potential level by controlling the current supply amount in accordance with the potential level,

상기 출력 구동부가 전원전압 인가단과 접지단 사이에게 연결되며, 상기 비교부의 출력신호가 그 게이트단으로 인가되는 N채널 모스 트랜지스터와; 상기 N채널 모스 트랜지스터의 드레인단과 벌크단 사이에 연결된 저항을 포함하여 구성되는 것을 특징으로 하는 전압 강하회로이다.An N-channel MOS transistor having the output driver connected between a power supply voltage supply terminal and a ground terminal, the output signal of the comparator being applied to its gate terminal; And a resistor connected between the drain terminal and the bulk terminal of the N-channel MOS transistor.

상술한 목적 및 기타의 목적과 본 고안의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 고안의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2 는 본 고안에 따른 전압 강하회로를 나타낸 상세 회로도로, 기준전압 발생기(도시되지 않음)로부터 입력된 기준전압(Vref)과 출력단에서 피드백되어 입력된 출력전압(Vint)을 입력신호로 하여 두 입력신호를 비교하는 비교부(20)와, 상기 비교부(20)의 출력신호를 입력받아 그 전위레벨에 따라 전류공급량을 제어하여 일정 전위레벨을 갖는 내부 전원전압(vint)을 발생시키는 출력 구동부(25)로 구성된다.FIG. 2 is a detailed circuit diagram illustrating a voltage drop circuit according to the present invention, wherein a reference voltage Vref input from a reference voltage generator (not shown) and an output voltage Vint fed back from an output terminal are input signals. A comparator 20 for comparing input signals and an output driver for receiving an output signal from the comparator 20 and controlling an amount of current supply according to the potential level to generate an internal power supply voltage (vint) having a constant potential level; It consists of 25.

상기 비교부(20)는 상기 도 1 에 도시된 전압 강하회로의 비교부(10)와 동일한 전류-미러구조의 차동 증폭기 형태로 이루어지는데, 단지 전류-미러구조로 연결된 두 P채널 모스 트랜지스터(MP11, MP12)의 공통 게이트단이 상기 노드(N2)에 연결되고, 그 출력노드가 상기 P채널 모스 트랜지스터(MP12)와 상기 N채널 모스 트랜지스터(MN12)의 연결노드(N3)가 되며, 또한 외부 전원전압(Vext)으로 인가되는 전압이 후단에 연결된 출력 구동부(25)를 구성하는 N채널 모스 트랜지스터(MN14)의 문턱전위(Vt) 손실을 보상하기 위해 전원전압(Vcc)보다 상기 문턱전위(Vt) 이상 높은 고전압(Vpp)인 것을 특징으로 한다.The comparator 20 is formed of a differential amplifier having a current-mirror structure identical to that of the comparator 10 of the voltage drop circuit shown in FIG. 1, but only two P-channel MOS transistors MP11 connected in a current-mirror structure. And a common gate terminal of MP12 is connected to the node N2, and an output node thereof is a connection node N3 of the P-channel MOS transistor MP12 and the N-channel MOS transistor MN12, and an external power supply. The threshold potential Vt is greater than the power supply voltage Vcc to compensate for the loss of the threshold potential Vt of the N-channel MOS transistor MN14 constituting the output driver 25 connected to the rear end of the voltage applied to the voltage Vext. It is characterized by the high voltage (Vpp).

그리고, 상기 출력 구동부(25)는 상기 비교부(10)의 출력노드(N3)가 게이트단에 인가되고 외부 전원전압(Vext) 인가단과 내부 전원전압(Vint)이 발생되는 출력노드 사이에 연결된 N채널 모스 트랜지스터(MN14)와, 상기 N채널 모스 트랜지스터(MN14)의 드레인단과 벌크단 사이에 연결된 저항(R11)으로 구성된다.In addition, the output driver 25 is connected to an output node N3 of the comparator 10 applied to a gate terminal and connected between an output node where an external power supply voltage Vext is applied and an internal power supply voltage Vint is generated. A channel MOS transistor MN14 and a resistor R11 connected between the drain terminal and the bulk terminal of the N-channel MOS transistor MN14.

도 3 은 상기 도 2 에 도시된 출력 구동부(25)의 동작을 설명하기 위한 회로도로, 동 도면을 참조하며 본 고안의 동작을 살펴보기로 한다.FIG. 3 is a circuit diagram for describing an operation of the output driver 25 shown in FIG. 2. Referring to the drawing, the operation of the present invention will be described.

우선, 상기 저항(R11)을 도 2 에 도시된 바와 같이 N채널 모스 트랜지스터(MN14)의 드레인단과 벌크단 사이에 연결하므로써, 도 3 에 도시된 기생 바이폴라 트랜지스터(BT11)를 동작시키게 된다. 그래서, 초기에 외부 전원전압(Vext)을 인가하면, 상기 바이폴라 트랜지스터(BT11)의 베이스단(base)와 이미터단(emitter) 사이에 상기 외부 전원전압(Vext)이 순방향으로 인가되어 N채널 모스 트랜지스터(MN14)와는 별도의 전류경로를 형성하고, 이를 통해 전류(Ic)를 흘리게 된다.First, as shown in FIG. 2, the parasitic bipolar transistor BT11 shown in FIG. 3 is operated by connecting the resistor R11 between the drain terminal and the bulk terminal of the N-channel MOS transistor MN14. Therefore, when the external power supply voltage Vext is initially applied, the external power supply voltage Vext is applied in the forward direction between the base and emitter terminals of the bipolar transistor BT11, thereby providing an N-channel MOS transistor. A current path separate from MN14 is formed, and a current Ic flows through the current path.

그 후, 출력단으로 발생되는 내부 전원전압(Vint)의 전위가 상승하면, 상기 구성에 의해 Vext → V_R11→ V_BE→ Vint로 연결된 경로는 상기 바이폴라 트랜지스터(BT11)를 부궤환(negative feedback)하도록 동작하여 전류(Ic)를 감소시키게 된다.Then, when the potential of the internal power supply voltage Vint generated at the output terminal rises, the path connected from Vext to V _{R11 to} V _{BE to} Vint according to the above configuration causes the bipolar transistor BT11 to be negative feedback. The operation reduces the current Ic.

또한, 상기 저항(R11)에 의해 N채널 모스 트랜지스터(MN14)의 벌크단이 외부 전원전압(Vext) 인가단에 연결되어 문턱전위(threshold voltage :Vt)를 낮추어 주게되며, 이에따라 상기 N채널 모스 트랜지스터(MN14)의 전류 구동능력이 증가된다.In addition, the bulk terminal of the N-channel MOS transistor MN14 is connected to the external power supply voltage Vext terminal by the resistor R11 to lower the threshold voltage Vt. The current driving capability of MN14 is increased.

도 4 는 상기 출력 구동부(25)를 각각 P, N채널 모스 트랜지스터로 구현하였을 경우의 시뮬레이션 결과도를 나타낸 것으로, 도 4b의 N채널 모스 트랜지스터로 구현하였을 경우가 도 4a의 P채널 모스 트랜지스터로 구현한 경우보다 약 6배의 향상된 전류구동능력을 나타내는 것을 알 수 있다.4 is a diagram illustrating a simulation result when the output driver 25 is implemented using P and N channel MOS transistors, respectively. When the output driver 25 is implemented using the N channel MOS transistor of FIG. 4B, the P channel MOS transistor of FIG. 4A is implemented. It can be seen that the current driving ability is about 6 times higher than that of one case.

또한, 본 고안은 내부 전원전압(Vint)을 가변시켜 필요로하는 전위레벨로 설정하기 위해, 상기 출력 구동부(25)를 구성하는 N채널 모스 트랜지스터(MN14)의 드레인단과 저항(R11) 사이에 전압 이동소자(voltage shifter)를 추가로 하여 구성할 수도 있다.In addition, the present invention provides a voltage between the drain terminal of the N-channel MOS transistor MN14 constituting the output driver 25 and the resistor R11 in order to change the internal power supply voltage Vint to the required potential level. It can also be configured by adding a voltage shifter.

이상에서 설명한 바와 같이 본 고안에 따른 전압 강하회로에 의하면, 상대적으로 적은 점유면적으로도 동일한 전류구동능력의 확보가 가능해져 레이-아웃면적을 대폭 줄일 수 있는 매우 뛰어난 효과가 있다.As described above, according to the voltage drop circuit according to the present invention, it is possible to secure the same current driving capability with a relatively small occupancy area, thereby having a very excellent effect of significantly reducing the lay-out area.

또한, 소용량의 출력 구동부로 분산배치하므로써, 회로 자체의 응답속도를 개선할 수 있을 뿐만 아니라, 상기 출력 구동부에서 기생 바이폴라 트랜지스터의 부궤환 특성에 의해 출력단이 요구하는 출력 임피던스 감소 및 입력 임피던스 증가 특성을 얻을 수가 있게 되어 전체 회로의 동작 대기시간을 대폭 감소시킬 수 있는 매우 뛰어난 효과가 있다.In addition, the distributed arrangement of the small output driver not only improves the response speed of the circuit itself, but also the output impedance reduction and input impedance increase characteristics required by the output terminal by the negative feedback characteristics of the parasitic bipolar transistor in the output driver. It is possible to obtain a very good effect that can significantly reduce the operating latency of the entire circuit.

그리고, 접지전압이 변화되는 방향으로 내부 전원전압을 변화시키므로써, 접지전압 변동에 따른 완충효과를 증가시킬 수 있게 된다.And, by changing the internal power supply voltage in the direction that the ground voltage changes, it is possible to increase the buffering effect of the ground voltage change.

아울러 본 고안의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 고안의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 실용신안등록청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications are in the scope of the utility model registration claims below It should be seen as belonging.

Claims (2)

기준전압 발생기로부터 입력된 기준전압과 출력단에서 피드백되어 입력된 내부 전원전압을 입력신호로 하여 두 입력신호를 비교하는 비교부와, 상기 비교부의 출력신호를 입력받아 그 전위레벨에 따라 전류공급량을 제어하여 일정 전위레벨을 갖는 내부 전원전압을 발생시키는 출력 구동부를 구비한 전압 강하회로에 있어서,A comparator for comparing two input signals using a reference voltage input from a reference voltage generator and an internal power supply voltage fed back from an output terminal as an input signal, and controlling the amount of current supply according to the potential level by receiving the output signal of the comparator. In the voltage drop circuit having an output driver for generating an internal power supply voltage having a constant potential level, 상기 출력 구동부는,The output driver, 전원전압 인가단과 접지단 사이에게 연결되며, 상기 비교부의 출력신호가 그 게이트단으로 인가되는 N채널 모스 트랜지스터와;An N-channel MOS transistor connected between a power supply voltage supply terminal and a ground terminal, to which an output signal of the comparator is applied to the gate terminal thereof; 상기 N채널 모스 트랜지스터의 드레인단과 벌크단 사이에 연결된 저항을 포함하여 구성되는 것을 특징으로 하는 전압 강하회로.And a resistor connected between the drain terminal and the bulk terminal of the N-channel MOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 저항과 상기 N채널 모스 트랜지스터의 벌크단 사이에 전압 시프터를 추가로 구비하는 것을 특징으로 하는 전압 강하회로.And a voltage shifter between the resistor and the bulk terminal of the N-channel MOS transistor.