KR20000001111A

KR20000001111A - CLOCK SIGNAL distributor

Info

Publication number: KR20000001111A
Application number: KR1019980021164A
Authority: KR
Inventors: 이성식; 김민환
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-06-08
Filing date: 1998-06-08
Publication date: 2000-01-15

Abstract

PURPOSE: A clock signal distributor is provided to reduce skew of clock signal inputted to respective unit operated with referring to the clock signals. CONSTITUTION: The clock signal distributor comprises: a global clock driver(14) receiving clock signals and driving them as global clock signals; and plural output buffers(16¯19) receiving the global clock signals and distributing them into respective unit; wherein the line length of the clock line connecting the global clock driver and the respective output buffer are same so as to remove the skew between the distributed clock signals inputted to the respective unit, the global clock signal is coupled to a wide metal line.

Description

클럭 신호 분배 장치Clock signal distribution unit

본 발명은 반도체 설계에 관한 것으로서, 특히 마이크로프로세서 등의 반도체 칩 내에서 타이밍을 참조하기 위해 사용되는 클럭 신호를 분배하는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor designs, and more particularly, to an apparatus for distributing clock signals used for referencing timing in semiconductor chips such as microprocessors.

종래의 클럭 신호 분배 장치는 글로벌 클럭 구동기(global clock driver)를 통해 크리스탈 오실레이터(crystal oscillator)나 그 밖의 외부 클럭 소스로부터 생성된 시스템 클럭을 마이크로프로세서의 각 유닛(unit)으로 분배하는데, 이때 각 유닛으로 입력되는 클럭 신호는 커다란 딜레이(delay) 요소를 포함하고 있으며, 각기 다른 클럭 스큐(skew)를 가지는 문제가 있다. 클럭 스큐는 클럭 신호 분배 장치가 서로 다른 클럭 딜레이들을 가질 때 발생하며, 클럭 스큐를 발생시키는 요소들은 전파 지연(propagation delay), 분배 장치에서의 버퍼 딜레이, 클럭 분배 라인에 있는 RC(Resistance-Capacitance) 딜레이 등이 있으며, 최근 공정 기술이 딥 서브마이크론(deep submicron)으로 발전해 감에 따라 RC 딜레이의 중요성이 점차 높아지고 있다. 또한, 클럭 스큐는 공정, 온도, 및 전력 변화에 영향을 크게 받는다. 각 유닛으로 분배되는 클럭 신호의 스큐는 마이크로프로세서의 신뢰성을 떨어뜨리며, 오동작을 일으킬 수 있는 문제점이 있다.Conventional clock signal distribution apparatus distributes a system clock generated from a crystal oscillator or other external clock source to each unit of the microprocessor through a global clock driver, where each unit The input clock signal includes a large delay element and has a different clock skew. Clock skew occurs when a clock signal distribution device has different clock delays, and the factors that cause clock skew include propagation delay, buffer delay in the distribution device, and resistance-capacitance (RC) in the clock distribution line. There are delays, and the importance of RC delays is increasing as the process technology has developed into deep submicrons. In addition, clock skew is greatly affected by process, temperature, and power variations. Skew of the clock signal distributed to each unit deteriorates the reliability of the microprocessor and may cause a malfunction.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 클럭 신호를 참조하여 동작하는 각 유닛으로 입력되는 클럭 신호의 스큐를 줄인 클럭 신호 분배 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a clock signal distribution device which reduces skew of clock signals input to each unit operating with reference to a clock signal.

도 1은 본 발명에 따른 클럭 신호 분배 장치의 블록 다이어그램도.1 is a block diagram of a clock signal distribution apparatus according to the present invention;

도 2는 본 발명에 따른 길이 이퀄라이저를 개념적으로 도시한 도면.2 conceptually illustrates a length equalizer in accordance with the present invention;

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

12 : 입력 버퍼 13 : 위상 고정 루프 14 :글로벌 클럭 구동기12 input buffer 13 phase locked loop 14 global clock driver

15 : 길이 이퀄라이저 16 내지 19 : 출력 버퍼15: length equalizer 16 to 19: output buffer

20 : 피드백 버퍼 21 : 더미 입력 버퍼20: feedback buffer 21: dummy input buffer

상기 목적을 달성하기 위한 본 발명은 외부 클럭 소스로부터 생성된 클럭 신호를 입력으로 받아 분배하고, 상기 분배된 클럭 신호를 참조하여 동작하는 다수개의 유닛으로 출력하는 클럭 분배 장치에 있어서, 상기 클럭 신호를 입력으로 받아 글로벌 클럭 신호로 구동하는 글로벌 클럭 구동 수단; 및 상기 글로벌 클럭 신호를 입력받아 상기 각 유닛으로 분배하여 상기 유닛으로 각각 출력하는 다수개의 출력 버퍼링 수단을 포함하여 이루어지고, 상기 각 유닛으로 입력되는 상기 분배된 클럭 신호 사이의 스큐를 제거하기 위해 상기 글로벌 클럭 구동 수단과 상기 각 출력 버퍼링 수단을 연결하는 클럭 라인의 배선 길이를 동일하게 구성하는 것을 특징으로 하는 클럭 신호 분배 장치를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a clock distribution device that receives and distributes a clock signal generated from an external clock source and outputs the same to a plurality of units operating with reference to the divided clock signal. Global clock driving means for receiving as an input and driving a global clock signal; And a plurality of output buffering means for receiving the global clock signal and distributing the signals to the units and outputting the divided clock signals to the units, respectively, to remove skew between the divided clock signals input to the units. And a clock signal distribution device configured to equally configure a wiring length of a clock line connecting the global clock driving means and the respective output buffering means.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 클럭 신호 분배 장치를 도시한 블록 다이어그램도로서, 10은 클럭 신호 분배장치, 12는 입력 버퍼(input buffer), 13은 위상 고정 루프(phase locked loop), 14는 글로벌 클럭 구동기, 15는 길이 이퀄라이저(length equalizer), 16 내지 19는 출력 버퍼(output buffer), 20은 피드백 버퍼(feedback buffer), 21은 더미 입력 버퍼(dummy input buffer), 22 내지 25는 마이크로프로세서의 각 유닛을 각각 나타낸다.1 is a block diagram illustrating a clock signal distribution device of the present invention, wherein 10 is a clock signal distribution device, 12 is an input buffer, 13 is a phase locked loop, and 14 is a global clock driver. 15 is a length equalizer, 16 to 19 is an output buffer, 20 is a feedback buffer, 21 is a dummy input buffer, and 22 to 25 is each unit of a microprocessor. Respectively.

입력 버퍼(12)는 크리스탈 오실레이터나 그 밖의 외부 클럭 소스로부터 입력되는 시스템 클럭(INCLK)의 TTL(Transistor-Transistor Logic)레벨을 CMOS(Complementary Metal Oxide Semiconductor)레벨로 변환시킨 CMINCLK를 출력하고, 이때 CMINCLK는 INCLK보다 D1만큼의 딜레이를 가진다.The input buffer 12 outputs a CMINCLK obtained by converting a Transistor-Transistor Logic (TTL) level of a system clock (INCLK) input from a crystal oscillator or other external clock source to a Complementary Metal Oxide Semiconductor (CMOS) level. Has a delay of D1 more than INCLK.

위상 고정 루프(phase locked loop, 13)는 제어가능한 D0 딜레이를 가지며, 입력 버퍼(12)로부터의 CMINCLK와 피드백 버퍼(20)로부터의 FCLK를 입력받아 임의의 주파수를 가지는 클럭 신호(PCLK)를 발생한다. PCLK는 D0과 D1의 딜레이를 가진다.The phase locked loop 13 has a controllable D0 delay and receives a CMINCLK from the input buffer 12 and FCLK from the feedback buffer 20 to generate a clock signal PCLK having an arbitrary frequency. do. PCLK has a delay of D0 and D1.

글로벌 클럭 구동기(14)는 마이크로프로세서의 가운데에 위치하여 PCLK를 입력으로 받아 다수 유닛으로 글로벌 클럭 신호(GCLK)를 구동하며, D2 딜레이를 가진다. 즉, 전체적으로 GCLK는 D0, D1 및 D2의 딜레이를 가지게 된다.The global clock driver 14 is located in the center of the microprocessor and receives the PCLK as an input to drive the global clock signal GCLK in multiple units, and has a D2 delay. That is, the GCLK as a whole has a delay of D0, D1 and D2.

길이 이퀄라이저(15)는 실제적인 로직(logic)들의 조합으로 이루어진 것이 아니라, 클럭 신호의 스큐 제거를 위하여 클럭 라인(31 내지 41)을 통해 글로벌 클럭 구동기(14)로부터 출력되는 클럭 신호(GCLK)를 동일한 시간에 출력 버퍼(16 내지 19) 및 피드백 버퍼(20)로 구동하도록 하는 배선 연결 부분이다. 즉, 출력 버퍼(16 내지 19) 및 피드백 버퍼(20)로 입력되는 클럭 신호(CLK#)는 동일한 딜레이를 가진다.The length equalizer 15 is not made of a combination of actual logics, but the clock signal GCLK output from the global clock driver 14 through the clock lines 31 to 41 to remove skew of the clock signal. A wiring connection portion for driving the output buffers 16 to 19 and the feedback buffer 20 at the same time. That is, the clock signals CLK # input to the output buffers 16 to 19 and the feedback buffer 20 have the same delay.

출력 버퍼(16 내지 19) 및 피드백 버퍼(20)는 클럭 라인(31 내지 41)을 통해 구동되어 입력되는 클럭 신호(CLK#)를 유닛의 각 블록 및 더미 입력 버퍼(21)로 분배하는 역할을 수행한다. 클럭 라인(31 내지 40)에 존재하는 RC 딜레이는 출력 버퍼(16 내지 19)의 각 로드와 클럭 라인(31 내지 40)의 길이에 관계되어 변화한다.The output buffers 16 to 19 and the feedback buffer 20 are driven through the clock lines 31 to 41 to distribute the input clock signal CLK # to each block and the dummy input buffer 21 of the unit. Perform. The RC delays present in the clock lines 31 to 40 vary in relation to each load of the output buffers 16 to 19 and the length of the clock lines 31 to 40.

더미 입력 버퍼(21)는 피드백 버퍼(20)로부터 CLK를 입력받아 라인(42)을 경유하여 FCLK를 위상 고정 루프(13)로 출력한다.The dummy input buffer 21 receives CLK from the feedback buffer 20 and outputs FCLK to the phase locked loop 13 via the line 42.

도 2는 길이 이퀄라이저를 개념적으로 도시한 것으로서, 글로벌 클럭 구동기(14)로부터 출력된 클럭 신호(GCLK)가 큰 금속(wide metal) 버스(50)에서 많은 S 모양의 라인(51 내지 61)으로 커플된다. 이 라인(51 내지 60)은 클럭 라인(31 내지 40)으로 출력 버퍼(16 내지 19)에 동일한 시간에 전달하기 위해 연결된다. 라인(61)은 피드백 버퍼(20)로 연결된 클럭 라인(41)이다. 이때, 각 버퍼로의 동일한 딜레이를 위해 버퍼에 연결된 클럭 라인의 배선 길이를 동일하게 유지함으로써 클럭 신호를 참조하여 동작하는 각 유닛으로 입력되는 클럭 신호의 스큐를 제거한다.2 conceptually illustrates the length equalizer, in which the clock signal GCLK output from the global clock driver 14 couples into many S-shaped lines 51 to 61 on a wide metal bus 50. do. These lines 51 to 60 are connected to clock lines 31 to 40 for delivery to the output buffers 16 to 19 at the same time. Line 61 is a clock line 41 connected to the feedback buffer 20. At this time, the skew of the clock signal input to each unit operating with reference to the clock signal is removed by maintaining the same wiring length of the clock line connected to the buffer for the same delay to each buffer.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 클럭 신호를 참조하여 동작하는 유닛으로 입력되는 클럭 신호를 구동하는 글로벌 클럭 구동기로부터 각 출력 버퍼까지의 배선 길이를 동일하게 유지함으로써 외부로부터 입력되는 클럭 신호를 분배하는 클럭 분배 장치에서의 클럭 스큐를 제거할 수 있는 효과가 있다.According to the present invention as described above, the clock distribution for distributing the clock signal input from the outside by maintaining the same wiring length from the global clock driver for driving the clock signal input to the unit operating with reference to the clock signal to each output buffer. This has the effect of eliminating clock skew in the device.

Claims

외부 클럭 소스로부터 클럭 신호를 입력으로 받아 분배하고, 상기 분배된 클럭 신호를 참조하여 동작하는 다수개의 유닛으로 출력하는 클럭 분배 장치에 있어서,A clock distribution device that receives a clock signal as an input from an external clock source and distributes the same, and outputs the same to a plurality of units operating with reference to the divided clock signal.

상기 클럭 신호를 입력으로 받아 글로벌 클럭 신호로 구동하는 글로벌 클럭 구동 수단; 및Global clock driving means for receiving the clock signal as an input and driving the clock signal as a global clock signal; And

상기 글로벌 클럭 신호를 입력받아 상기 각 유닛으로 분배하여 상기 유닛으로 각각 출력하는 다수개의 출력 버퍼링 수단A plurality of output buffering means for receiving the global clock signal and distributing the signals to the units and outputting the signals to the units

을 포함하여 이루어지되,Including but not limited to,

상기 각 유닛으로 입력되는 상기 분배된 클럭 신호 사이의 스큐를 제거하기 위해 상기 글로벌 클럭 구동 수단과 상기 각 출력 버퍼링 수단을 연결하는 클럭 라인의 배선 길이를 동일하게 구성하는 것을 특징으로 하는 클럭 신호 분배 장치.The clock signal distribution device comprising the same wiring length of the clock line connecting the global clock driving means and the respective output buffering means to eliminate skew between the divided clock signals input to the units. .

제 1 항에 있어서,The method of claim 1,

상기 글로벌 클럭 신호는The global clock signal is

와이드 메탈 라인에 커플되고, 상기 메탈 라인으로부터 S자 모양의 배선으로 상기 각 출력 버퍼에 각각 연결되는 것을 특징으로 하는 클럭 신호 분배 장치.And a coupler coupled to a wide metal line and connected to the respective output buffers by S-shaped lines from the metal line.