KR19990085685A

KR19990085685A - Capacitor bottom electrode formation method using etch stop layer

Info

Publication number: KR19990085685A
Application number: KR1019980018240A
Authority: KR
Inventors: 이상협; 김영선; 박영욱
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-05-20
Filing date: 1998-05-20
Publication date: 1999-12-15

Abstract

하지막에 대한 식각손상을 억제하고 셀영역과 주변영역과의 단차의 캡(Gap)이 확대되는 문제를 개선할 수 있는 식각저지층을 이용한 커패시터 하부전극 형성방법에 관해 개시한다. 이를 위해 본 발명은, 반도체 기판 위에 제1 절연막을 패터닝하여 제1 콘택홀을 형성하는 공정과, 상기 콘택홀을 채우며 제1 절연막 위를 덮는 제1 실리콘층을 형성하는 공정과, 상기 제1 실리콘층 위에 제2 절연막을 적층하는 공정과, 상기 제2 절연막을 패터닝하여 상기 제1 콘택홀 윗 부분에 제2 콘택홀을 형성하는 공정과, 상기 제2 콘택홀을 채우는 제2 실리콘층을 형성하는 공정 및 상기 제2 실리콘층을 제거하는 공정을 구비하는 것을 특징으로 하는 커패시터 하부전극 형성방법을 제공한다.Disclosed is a method of forming a capacitor lower electrode using an etch stop layer capable of suppressing etch damage to an underlying film and improving a problem of expanding a gap between a cell region and a peripheral region. To this end, the present invention is a process for forming a first contact hole by patterning a first insulating film on a semiconductor substrate, forming a first silicon layer filling the contact hole and covering the first insulating film, and the first silicon Stacking a second insulating film on the layer, patterning the second insulating film to form a second contact hole above the first contact hole, and forming a second silicon layer filling the second contact hole; And a step of removing the second silicon layer.

Description

식각저지층을 이용한 커패시터 하부전극 형성방법Capacitor bottom electrode formation method using etch stop layer

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자에 포함되는 커패시터의 하부전극 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a lower electrode of a capacitor included in a semiconductor device.

디램(DRAM)과 반도체 메모리 소자는 정보의 저장수단으로 셀(Cell)을 사용하는데, 정보의 저장은 셀 내의 커패시터에 원하는 정보가 저장된다. 최근 반도체 메모리 소자의 집적도가 향상됨에 따라 좁아진 면적 내에서 신뢰성있는 커패시터를 구현해야 하는데 이를 위하여 많은 제조방법들이 소개되고 있다.A DRAM and a semiconductor memory device use a cell as a means for storing information. In the storage of information, desired information is stored in a capacitor in the cell. Recently, as the degree of integration of semiconductor memory devices is improved, reliable capacitors have to be implemented within a narrow area. Many manufacturing methods have been introduced for this purpose.

도 1 내지 도 5는 종래 기술에 의한 커패시터 하부전극 형성방법을 설명하기 위해 도시한 단면도들이다.1 to 5 are cross-sectional views illustrating a method of forming a capacitor lower electrode according to the prior art.

도 1을 참조하면, 반도체 기판에 제1 절연막(1)을 증착하고, 사진 및 식각을 진행하여 반도체 기판의 일부를 노출하는 매몰 콘택홀(BC: Buried Contact hole)을 형성하고, 이를 매립하는 제1 실리콘층(2)을 형성한다. 이때, 제1 실리콘층(2)은 상기 제1 절연막(1)을 상부를 덮도록 적층하고 이를 에치백(etchback)하여 매몰 콘택홀 내부로 한정할 수 있다.Referring to FIG. 1, a first insulating layer 1 is deposited on a semiconductor substrate, and a buried contact hole (BC) that exposes a portion of the semiconductor substrate is formed by performing a photo and etching process, and then filling the buried contact hole (BC). 1 The silicon layer 2 is formed. In this case, the first silicon layer 2 may be laminated to cover the upper portion of the first insulating layer 1 and etched back to limit the inside of the buried contact hole.

도 2 및 도 3을 참조하면, 상기 결과물에 제 2절연막(3)을 적층한다. 이어서 사진 및 식각공정을 진행하여 상기 매몰 콘택홀보다 큰 콘택홀을 형성한다.2 and 3, a second insulating film 3 is laminated on the resultant product. Subsequently, a photo and etching process may be performed to form a contact hole larger than the buried contact hole.

도 4 및 도 5를 참조하면, 상기 도 3의 콘택홀을 제2 실리콘층(5)을 적층하고 에치백 또는 화학기계적 연마 공정을 진행하여 상기 제2 실리콘층(5)이 콘택홀 내부에만 한정되도록 한다. 이어서, 습식식각을 진행하여 제2 절연막(3)을 제거하여 커패시터 하부전극을 형성한다.4 and 5, the contact hole of FIG. 3 is laminated to the second silicon layer 5, and the second silicon layer 5 is limited to the inside of the contact hole by performing an etch back or chemical mechanical polishing process. Be sure to Subsequently, wet etching is performed to remove the second insulating layer 3 to form a capacitor lower electrode.

그러나, 상기 종래 기술은, 제2 절연막(3)에 콘택홀을 형성하기 위한 식각공정에서 제1 절연막(1)에도 오버에칭(overetching)이 진행되어 파이는 현상(4)이 발생하며, 하부전극 패턴을 남기기 위해 제2 절연막(3)을 습식식각으로 제거할 때, 커패시터가 있는 셀영역과 일반적인 회로 패턴이 있는 주변영역(Peripheral area)과 단차가 심하게 발생하는 문제점이 있다.However, according to the related art, in the etching process for forming the contact hole in the second insulating film 3, overetching is also performed on the first insulating film 1, so that the piecing phenomenon 4 occurs, and the lower electrode When the second insulating layer 3 is removed by wet etching in order to leave a pattern, there is a problem in that the cell region with the capacitor and the peripheral region with the general circuit pattern and the step are severely generated.

본 발명이 이루고자 하는 기술적 과제는 제1 절연막과 제2 절연막 사이에 식각저지층을 추가로 구성하여 제1 절연막의 매몰 콘택홀 주변에 대한 손상을 방지하고, 제2 절연막을 제거하기 위한 습식식각에서도 주변영역과 셀영역에서 발생하는 단차를 좁혀줄 수 있는 식각저지층을 이용한 커패시터 하부전극을 제공하는데 있다.The technical problem to be achieved by the present invention is to further comprise an etch stop layer between the first insulating film and the second insulating film to prevent damage to the periphery contact hole around the first insulating film, even in the wet etching to remove the second insulating film It is to provide a capacitor lower electrode using an etch stop layer that can narrow the step generated in the peripheral region and the cell region.

도 6 내지 도 11은 본 발명에 의하여 식각저지층을 이용한 커패시터 하부전극 형성방법을 설명하기 위해 도시한 도면들이다.6 to 11 are views illustrating a method of forming a capacitor lower electrode using an etch stop layer according to the present invention.

상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 위에 제1 절연막을 패터닝하여 제1 콘택홀을 형성하는 공정과, 상기 콘택홀을 채우며 제1 절연막 위를 덮는 제1 실리콘층을 형성하는 공정과, 상기 제1 실리콘층 위에 제2 절연막을 적층하는 공정과, 상기 제2 절연막을 패터닝하여 상기 제1 콘택홀 윗 부분에 제2 콘택홀을 형성하는 공정과, 상기 제2 콘택홀을 채우는 제2 실리콘층을 형성하는 공정 및 상기 제2 실리콘층을 제거하는 공정을 구비하는 것을 특징으로 하는 커패시터 하부전극 형성방법을 제공한다.In order to achieve the above technical problem, the present invention provides a process for forming a first contact hole by patterning a first insulating film on a semiconductor substrate, and forming a first silicon layer filling the contact hole and covering the first insulating film; And depositing a second insulating film on the first silicon layer, forming a second contact hole on the first contact hole by patterning the second insulating film, and filling a second contact hole. It provides a method for forming a capacitor lower electrode, comprising the step of forming a silicon layer and the step of removing the second silicon layer.

본 발명의 바람직한 실시예에 의하면, 상기 제2 콘택홀은 제1 콘택홀보다 큰 것이 적합하고, 제1 및 제2 실리콘층을 적층한 후에 에치백 또는 화학기계적 연마를 진행하여 제1 및 제2 실리콘층을 콘택홀 내부로 한정시키는 것이 적합하다.According to a preferred embodiment of the present invention, the second contact hole is preferably larger than the first contact hole, and after laminating the first and second silicon layers, the first contact hole may be subjected to etch back or chemical mechanical polishing. It is suitable to limit the silicon layer to the inside of the contact hole.

상기, 제1 절연막 및 제2 절연막은 산화막 또는 질화막을 사용하여 구성하는 것이 적합하다.The first insulating film and the second insulating film are preferably configured using an oxide film or a nitride film.

본 발명에 따르면, 제1 절연막과 제2 절연막 사이에 식각저지층을 추가로 구성하여 제1 절연막의 매몰 콘택홀 주변에 대한 손상을 방지하고, 제2 절연막을 제거하기 위한 습식식각에서도 주변영역과 셀영역에서 발생하는 단차를 좁혀줄 수 있다.According to the present invention, an etch stop layer is additionally formed between the first insulating film and the second insulating film to prevent damage to the periphery of the buried contact hole of the first insulating film, and the wetted area for removing the second insulating film may be separated from the peripheral region. It is possible to narrow the step that occurs in the cell area.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 6을 참조하면, 반도체 기판에 제1 절연막(100), 예컨대 산화막 또는 질화막을 적층한다. 이어서, 상기 제1 절연막(100)을 패터닝하여 반도체 기판의 일부를 노출하는 제1 콘택홀을 형성한다. 상기 제1 콘택홀을 덮는 제1 실리콘층(2)을 적층하고 에치백 또는 화학기계적 연마공정을 통해 표면을 평탄화시키다. 계속해서 평탄화가 진행된 반도체 기판 위에 식각저지층(103)을 도전성을 갖는 실리콘을 사용하여 적층한다.Referring to FIG. 6, a first insulating film 100, for example, an oxide film or a nitride film, is stacked on a semiconductor substrate. Subsequently, the first insulating layer 100 is patterned to form a first contact hole exposing a portion of the semiconductor substrate. The first silicon layer 2 covering the first contact hole is laminated and planarized through an etch back or chemical mechanical polishing process. Subsequently, the etch stop layer 103 is laminated using conductive silicon on the planarized semiconductor substrate.

도 7 및 도 8을 참조하면, 상기 식각저지층(103) 제2 절연막(104)을 산화막 또는 질화막을 사용하여 적층하고 이를 패터닝하여 하부전극이 형성될 수 있는 제2 콘택홀을 형성한다. 이때, 식각저지층(103)이 제1 콘택홀 주변에 오버에칭이 되는 것을 방지하는 역할을 하여 종래와 같은 식각손상이 억제된다.Referring to FIGS. 7 and 8, the second insulating layer 104 of the etch stop layer 103 may be stacked using an oxide film or a nitride film and patterned to form a second contact hole through which a lower electrode may be formed. At this time, the etch stop layer 103 serves to prevent overetching around the first contact hole, thereby preventing etch damage as in the related art.

도 9 및 도 10을 참조하면, 상기 제2 콘택홀을 채우는 제2 실리콘층(105)을 적층하고 에치백 또는 화학기계적 연마 공정을 통하여 제2 실리콘층(105)이 제2 콘택홀에만 한정되도록 한다. 이어서, 실리콘과 제2 절연막(104)과의 식각선택비를 이용하여 습식식각을 진행하여 제2 절연막(104)을 완전히 제거한다. 종래 기술에서는 제2 절연막(104)을 제거하는 과정에서 셀영역과 주변영역의 단차가 심화되어 공정상의 문제를 야기하였으나, 본 발명에서는 식각저지층(103)이 이를 막아주는 중요한 역할을 당담하기 때문에 단차가 증폭되는 문제가 해결된다. 이러한 식각저지층의 두께는 제2 절연막(104)의 두께, 사용하는 식각액에 따라 조정이 가능하다.9 and 10, the second silicon layer 105 filling the second contact hole is stacked and the second silicon layer 105 is limited to only the second contact hole through an etch back or chemical mechanical polishing process. do. Subsequently, wet etching is performed using an etching selectivity between silicon and the second insulating layer 104 to completely remove the second insulating layer 104. In the prior art, the step between the cell region and the peripheral region is increased in the process of removing the second insulating layer 104, which causes a process problem. However, in the present invention, since the etch stop layer 103 plays an important role in preventing this, The problem of step amplification is solved. The thickness of the etch stop layer can be adjusted according to the thickness of the second insulating film 104 and the etching solution to be used.

도 11을 참조하며, 하지막에 대한 손상을 막아주었던 식각저지층(103)을 상부의 제2 실리콘층(105)을 마스크로 패터닝하여 제거함으로써 본 발명에 의한 커패시터 하부전극 형성공정을 완료한다.Referring to FIG. 11, the process of forming the capacitor lower electrode according to the present invention is completed by removing the etch stop layer 103, which prevented damage to the underlying layer, by patterning the upper second silicon layer 105 with a mask.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical spirit to which the present invention belongs.

따라서, 상술한 본 발명에 따르면, 제1 절연막과 제2 절연막 사이에 실리콘으로 구성된 식각저지층을 추가로 구성하여 하지막에 대한 식각손상을 억제하고, 제2 절연막을 습식식각으로 제거하는 과정에서 주변영역에서 발생할 수 있는 과도식각을 억제하여 셀영역과의 단차의 캡이 확대되는 문제를 해결할 수 있다.Therefore, according to the present invention described above, by forming an etch stop layer made of silicon between the first insulating film and the second insulating film to suppress the etch damage to the underlying film, in the process of removing the second insulating film by wet etching It is possible to solve the problem that the cap of the step with the cell region is enlarged by suppressing excessive etching that may occur in the peripheral region.

Claims

반도체 기판 위에 제1 절연막을 패터닝하여 제1 콘택홀을 형성하는 공정;Patterning a first insulating film on the semiconductor substrate to form a first contact hole;

상기 콘택홀을 채우며 제1 절연막 위를 덮는 제1 실리콘층을 형성하는 공정;Forming a first silicon layer filling the contact hole and covering the first insulating layer;

상기 제1 실리콘층 위에 제2 절연막을 적층하는 공정;Stacking a second insulating film on the first silicon layer;

상기 제2 절연막을 패터닝하여 상기 제1 콘택홀 윗 부분에 제2 콘택홀을 형성하는 공정;Patterning the second insulating film to form a second contact hole in an upper portion of the first contact hole;

상기 제2 콘택홀을 채우는 제2 실리콘층을 형성하는 공정; 및Forming a second silicon layer filling the second contact hole; And

상기 제2 실리콘층을 제거하는 공정을 구비하는 것을 특징으로 하는 커패시터 하부전극 형성방법.And removing the second silicon layer.