KR19990084304A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
유효게이트면적을 증가시키고 또한 게이트전극의 저항을 작게 만들어서 소자의 동작속도를 향상시키기에 알맞은 반도체소자 및 그의 제조방법을 제공하기 위한 것이다. 이와 같은 목적을 달성하기 위한 반도체소자는 반도체기판의 일영역에 게이트절연막과 게이트전극과 소오스/드레인영역을 구비하고 있는 모스트랜지스터에 있어서, 상기 게이트전극 양측면 상부 모서리가 드러나도록 양측면 하부에 형성된 절연막과, 상기 절연막 상부 및 상기 게이트전극 양측면 상부 형성된 반도체 측벽스페이서와, 상기 게이트전극 상부와 상기 반도체측벽스페이서상과 상기 소오스/드레인영역상에 형성된 살리사이드층으로 구성됨을 특징으로 한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device suitable for increasing the effective gate area and making the resistance of the gate electrode small to improve the operation speed of the device, and a method of manufacturing the same. A semiconductor device for achieving the above object is a MOS transistor having a gate insulating film, a gate electrode and a source / drain region in one region of a semiconductor substrate, the insulating layer formed on both sides of the lower side so that the upper edge of both sides of the gate electrode is exposed; And a salicide layer formed on the insulating layer and on both sides of the gate electrode, and on the gate electrode, on the semiconductor side wall spacer, and on the source / drain regions.
Description
본 발명은 반도체소자에 대한 것으로, 특히 게이트전극의 실효면적을 증가시켜서 소자의 동작속도를 향상시키기에 알맞은 반도체소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device suitable for improving the operating speed of a device by increasing the effective area of a gate electrode, and a method of manufacturing the same.
첨부 도면을 참조하여 종래 반도체소자에 대하여 설명하면 다음과 같다.Hereinafter, a semiconductor device will be described with reference to the accompanying drawings.
도 1은 종래 반도체소자를 나타낸 단면도이다.1 is a cross-sectional view showing a conventional semiconductor device.
종래 반도체소자는 도 1에 도시한 바와 같이 반도체기판(1)의 일영역에 게이트산화막(2)과 게이트전극(3)이 적층되었다. 그리고 게이트산화막(2)과 게이트전극(3)의 양측면에 측벽스페이서(5)가 형성되었다. 그리고 상기 측벽스페이서(5) 하부의 반도체기판(1) 표면내에 저농도 소오스/드레인영역(4)이 형성되었으며 게이트전극(3) 및 측벽스페이서(5)를 마스크로 그 양측의 반도체기판(1)의 표면내에 고농도 소오스/드레인영역(6)이 형성되었다. 그리고 게이트전극(3)과 고농도 소오스/드레인영역(6)의 표면에 실리사이드층(7)이 형성되었다.In the conventional semiconductor device, as shown in FIG. 1, the gate oxide film 2 and the gate electrode 3 are stacked in one region of the semiconductor substrate 1. The sidewall spacers 5 were formed on both sides of the gate oxide film 2 and the gate electrode 3. A low concentration source / drain region 4 is formed in the surface of the semiconductor substrate 1 below the sidewall spacers 5 and the gate electrode 3 and the sidewall spacers 5 are masked on both sides of the semiconductor substrate 1. High concentration source / drain regions 6 were formed in the surface. The silicide layer 7 was formed on the surface of the gate electrode 3 and the high concentration source / drain region 6.
상기와 같은 종래 반도체소자는 다음과 같은 문제가 있다.The conventional semiconductor device as described above has the following problems.
게이트의 길이를 작게만들 경우에 2차원적인 평면에만 실리사이드층이 형성되어 있으므로 실리사이드 저항이 커지게 되어 사실상 게이트전극의 저항이 커지게 되므로 신뢰성 있는 고집적 소자를 제조하기가 어렵다.When the length of the gate is made small, since the silicide layer is formed only in the two-dimensional plane, the silicide resistance becomes large and the resistance of the gate electrode becomes large, thus making it difficult to manufacture a reliable highly integrated device.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 유효게이트면적을 증가시키고 또한 게이트전극의 저항을 작게 만들어서 소자의 동작속도를 향상시키기에 알맞은 반도체소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.The present invention has been made to solve the above problems, and in particular, to provide a semiconductor device suitable for increasing the effective gate area and to reduce the resistance of the gate electrode to improve the operation speed of the device and its manufacturing method There is a purpose.
도 1은 종래 반도체소자를 나타낸 단면도1 is a cross-sectional view showing a conventional semiconductor device
도 2a는 본 발명 제 1 실시예에 따른 반도체소자의 단면도2A is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
도 2b는 본 발명 제 2 실시예에 따른 반도체소자의 단면도2B is a cross-sectional view of a semiconductor device according to a second exemplary embodiment of the present invention.
도 3a 내지 도 3i는 본 발명 제 1 실시예에 의한 반도체소자의 제조방법을 나타낸 공정단면도3A to 3I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
도 4a 내지 도 4j는 본 발명 제 2 실시예에 의한 반도체소자의 제조방법을 나타낸 공정단면도4A through 4J are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21: 반도체기판 22: 산화막21: semiconductor substrate 22: oxide film
22a: 게이트산화막 23: 제 1 폴리실리콘층22a: gate oxide film 23: first polysilicon layer
23a: 게이트전극 24: 제 1 유전막23a: gate electrode 24: first dielectric film
24a: 캡게이트산화막 25: 감광막24a: capgate oxide film 25: photosensitive film
26: 저농도 소오스/드레인영역 27: 제 2 유전막26 low concentration source / drain region 27 second dielectric layer
28: 제 2 폴리실리콘층 29: 폴리측벽스페이서28: second polysilicon layer 29: poly sidewall spacer
30: 고농도 소오스/드레인영역 31: 살리사이드층30: high concentration source / drain region 31: salicide layer
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자는 반도체기판의 일영역에 게이트절연막과 게이트전극과 소오스/드레인영역을 구비하고 있는 모스트랜지스터에 있어서, 상기 게이트전극 양측면 상부 모서리가 드러나도록 양측면 하부에 형성된 절연막과, 상기 절연막 상부 및 상기 게이트전극 양측면 상부 형성된 반도체 측벽스페이서와, 상기 게이트전극 상부와 상기 반도체측벽스페이서상과 상기 소오스/드레인영역상에 형성된 살리사이드층으로 구성됨을 특징으로 한다.In the semiconductor device according to the present invention for achieving the above object, in a MOS transistor having a gate insulating film, a gate electrode, and a source / drain region in one region of a semiconductor substrate, upper and lower edges of both sides of the gate electrode are exposed. And an salicide layer formed on the gate electrode, on the semiconductor side wall spacer, and on the source / drain regions.
상기와 같이 구성된 본 발명 반도체소자의 제조방법은 반도체 기판의 일영역에 게이트절연막과 게이트전극이 적층되도록 형성하는 공정과, 상기 게이트전극 양측의 상기 반도체기판내에 제 1 불순물영역을 형성하는 공정과, 상기 게이트전극 양측면 상부 모서리가 드러나도록 상기 게이트전극 양측의 상기 반도체기판상에 절연막을 형성하는 공정과, 상기 드러난 게이트전극 양측면 상부 모서리에 반도체측벽스페이서를 형성하는 공정과, 상기 반도체측벽스페이서와 상기 게이트전극을 마스크로 상기 절연막을 식각하는 공정과, 상기 게이트전극과 식각된 상기 절연막을 마스크로 이용하여 상기 반도체기판의 표면내에 제 2 불순물영역을 형성하는 공정과, 상기 게이트전극 상부와 반도체측벽스페이서상에 제 2 불순물영역상에 실리사이드층을 형성하는 공정을 포함하여 제조함을 특징으로 한다.The method of manufacturing a semiconductor device of the present invention configured as described above comprises the steps of forming a gate insulating film and a gate electrode on one region of a semiconductor substrate, forming a first impurity region in the semiconductor substrate on both sides of the gate electrode; Forming an insulating film on the semiconductor substrate on both sides of the gate electrode so that the upper edges of the gate electrodes are exposed; forming a semiconductor side wall spacer on the upper edges of the exposed gate electrodes; and the semiconductor side wall spacer and the gate. Etching the insulating film with an electrode as a mask, forming a second impurity region in the surface of the semiconductor substrate using the insulating film etched with the gate electrode as a mask, and forming an upper impurity on the gate electrode and the semiconductor side wall spacer The silicide layer on the second impurity region It is characterized in that the manufacturing, including process.
첨부 도면을 참조하여 본 발명 반도체소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.Referring to the accompanying drawings, a semiconductor device of the present invention and a method of manufacturing the same will be described.
도 2a는 본 발명 제 1 실시예에 따른 반도체소자의 단면도이고, 도 2b는 본 발명 제 2 실시예에 따른 반도체소자의 단면도이다. 그리고 도 3a 내지 도 3i는 본 발명 제 1 실시예에 의한 반도체소자의 제조방법을 나타낸 공정단면도이며, 도 4a 내지 도 4j는 본 발명 제 2 실시예에 의한 반도체소자의 제조방법을 나타낸 공정단면도이다.2A is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention, and FIG. 2B is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention. 3A to 3I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention, and FIGS. 4A to 4J are cross-sectional views illustrating a method for manufacturing a semiconductor device in accordance with a second embodiment of the present invention. .
먼저 본 발명 제 1 실시예에 따라 제조된 반도체 소자는 도 2a에 도시한 바와 같이 반도체 기판(21)의 일영역에 게이트산화막(22a)과 게이트전극(23a)이 적층되어 있다. 그리고 상기 게이트산화막(22a)과 게이트전극(23a)양측면에 소정높이까지 제 2 유전막(27)이 형성되어 있다. 그리고 상기 게이트전극(23a)양측면 상부를 따라 폴리측벽스페이서(29)가 형성되어있다. 그리고 상기 게이트전극(23a) 양측의 제 2 유전막(27)하부의 반도체기판(21) 표면내에 저농도 소오스/드레인영역(26)이 형성되어 있다. 그리고 상기 게이트전극(23a)하부를 제외한 제 2 유전막(27) 양측의 반도체기판(21) 표면내에 고농도 소오스/드레인영역(30)이 형성되어 있다. 그리고 상기 게이트전극(23a)상부과 폴리측벽스페이서(29)상 및 고농도 소오스/드레인영역(30)의 표면상에 살리사이드층(31)이 형성되어있다.First, in the semiconductor device manufactured according to the first exemplary embodiment of the present invention, the gate oxide film 22a and the gate electrode 23a are stacked in one region of the semiconductor substrate 21 as shown in FIG. 2A. The second dielectric layer 27 is formed on both sides of the gate oxide layer 22a and the gate electrode 23a to a predetermined height. Poly-side wall spacers 29 are formed along upper sides of the gate electrodes 23a. A low concentration source / drain region 26 is formed in the surface of the semiconductor substrate 21 under the second dielectric film 27 on both sides of the gate electrode 23a. A high concentration source / drain region 30 is formed in the surface of the semiconductor substrate 21 on both sides of the second dielectric layer 27 except for the lower portion of the gate electrode 23a. The salicide layer 31 is formed on the gate electrode 23a, on the poly sidewall spacer 29 and on the surface of the high concentration source / drain region 30.
다음으로 본 발명 제 2 실시예에 따라 제조된 반도체 소자는 도 2b에 도시한 바와 같이 반도체 기판(21)의 일영역에 게이트산화막(22a)과 게이트전극(23a)이 적층되어 있다. 그리고 상기 게이트산화막(22a)과 게이트전극(23a)양측면에 소정높이까지 제 2 유전막(27)이 형성되어 있다. 그리고 상기 게이트전극(23a) 양측면 상부 및 그 보다 높게 폴리측벽스페이서(29)가 형성되어있다. 그리고 상기 게이트전극(23a) 양측의 제 2 유전막(27)하부의 반도체기판(21) 표면내에 저농도 소오스/드레인영역(26)이 형성되어 있다. 그리고 상기 게이트전극(23a) 하부를 제외한 제 2 유전막(27) 양측의 반도체기판(21) 표면내에 고농도 소오스/드레인영역(30)이 형성되어 있다. 그리고 상기 게이트전극(23a) 상부와 폴리측벽스페이서(29)의 표면상 및 고농도 소오스/드레인영역(30)의 표면상에 살리사이드층(31)이 형성되어있다.Next, in the semiconductor device manufactured according to the second exemplary embodiment of the present invention, as shown in FIG. 2B, the gate oxide film 22a and the gate electrode 23a are stacked in one region of the semiconductor substrate 21. The second dielectric layer 27 is formed on both sides of the gate oxide layer 22a and the gate electrode 23a to a predetermined height. Poly-side wall spacers 29 are formed on both sides of the gate electrode 23a and higher. A low concentration source / drain region 26 is formed in the surface of the semiconductor substrate 21 under the second dielectric film 27 on both sides of the gate electrode 23a. A high concentration source / drain region 30 is formed on the surface of the semiconductor substrate 21 on both sides of the second dielectric layer 27 except for the lower portion of the gate electrode 23a. The salicide layer 31 is formed on the gate electrode 23a and on the surface of the poly sidewall spacer 29 and on the surface of the high concentration source / drain region 30.
상기와 같은 구성을 갖는 소자를 형성하기 위한 방법을 실시예별로 나누어서 설명하면 다음과 같다.Hereinafter, a method for forming an element having the above configuration will be described in detail by embodiment.
먼저 제 1 실시예에 따른 반도체소자의 제조방법은 도 3a에 도시한 바와 같이 제 1 도전형 반도체기판(21)의 소정깊이에 채널이온주입공정을 하고, 전면에 산화막(22)과 제 1 폴리실리콘층(23)과 제 1 유전막(24)을 차례로 증착한다. 이때 제 1 유전막(24) 증착은 생략하여도 된다.First, in the method of manufacturing a semiconductor device according to the first embodiment, as shown in FIG. 3A, a channel ion implantation process is performed at a predetermined depth of the first conductivity-type semiconductor substrate 21, and the oxide film 22 and the first poly are formed on the entire surface. The silicon layer 23 and the first dielectric film 24 are sequentially deposited. In this case, deposition of the first dielectric layer 24 may be omitted.
그리고 전면에 감광막(25)을 도포한 후 노광 및 현상공정으로 선택적으로 감광막(25)을 패터닝한다. 그리고 도 3b에 도시한 바와 같이 패터닝된 감광막(25)을 마스크로 이용하여 전면에 제 1 유전막(24)과 제 1 폴리실리콘층(23)과 산화막(22)을 이방성 식각하여 게이트산화막(22a)과 게이트전극(23a)과 캡게이트산화막(24a)을 형성한다.Then, after the photosensitive film 25 is applied to the entire surface, the photosensitive film 25 is selectively patterned by an exposure and development process. As shown in FIG. 3B, the first dielectric layer 24, the first polysilicon layer 23, and the oxide layer 22 are anisotropically etched using the patterned photosensitive layer 25 as a mask to form the gate oxide layer 22a. And a gate electrode 23a and a cap gate oxide film 24a.
그리고 도 3c에 도시한 바와 같이 감광막(25)을 제거하고 상기 게이트전극(23a)양측의 제 1 도전형 반도체기판(21)내에 제 2 도전형 불순물이온을 주입하여서 저농도 소오스/드레인영역(26)을 형성한다. 그리고 전면에 제 2 유전막(27)을 두껍게 증착한다.As shown in FIG. 3C, the photoresist film 25 is removed, and the second conductivity type impurity ions are implanted into the first conductivity type semiconductor substrate 21 on both sides of the gate electrode 23a to form a low concentration source / drain region 26. To form. The second dielectric layer 27 is thickly deposited on the entire surface.
다음에 도 3d에 도시한 바와 같이 제 2 유전막(27)을 화학적기계적 연마법으로 평탄화한다.Next, as shown in FIG. 3D, the second dielectric film 27 is planarized by chemical mechanical polishing.
그리고 도 3e에 도시한 바와 같이 평탄화된 제 2 유전막(27)을 게이트전극(23a)이 노출될 때까지 에치백한다. 이에따라서 게이트전극(23a) 양측면 상부의 모서리가 노출되어 반도체기판(21)상에 제 2 유전막(27)이 소정두께를 갖고 남아있다.As shown in FIG. 3E, the planarized second dielectric layer 27 is etched back until the gate electrode 23a is exposed. Accordingly, the edges of the upper surfaces of both sides of the gate electrode 23a are exposed, and the second dielectric layer 27 remains on the semiconductor substrate 21 with a predetermined thickness.
이후에 도 3f에 도시한 바와 같이 전면에 제 2 폴리실리콘층(28)을 증착한다.Thereafter, as illustrated in FIG. 3F, the second polysilicon layer 28 is deposited on the entire surface.
그리고 도 3g에 도시한 바와 같이 게이트전극(23a)이 노출될 때까지 제 2 폴리실리콘층(28)이 식각되도록하여 게이트전극(23a) 양측면에 폴리측벽스페이서(29)를 형성한다.As shown in FIG. 3G, the second polysilicon layer 28 is etched until the gate electrode 23a is exposed to form a poly sidewall spacer 29 on both sides of the gate electrode 23a.
다음에 도 3h에 도시한 바와 같이 게이트전극(23a)과 폴리측벽스페이서(29)를 마스크로 이용하여 제 2 유전막(27)을 반도체기판(21)이 노출될 때까지 이방성식각한다. 이후에 게이트전극(23a) 및 폴리측벽스페이서(29) 양측의 반도체기판(21)내에 제 2 도전형 고농도 소오스/드레인영역(30)을 형성한다.Next, as shown in FIG. 3H, the second dielectric layer 27 is anisotropically etched until the semiconductor substrate 21 is exposed using the gate electrode 23a and the poly sidewall spacer 29 as a mask. Thereafter, a second conductivity type high concentration source / drain region 30 is formed in the semiconductor substrate 21 on both sides of the gate electrode 23a and the poly sidewall spacer 29.
도 3i에 도시한 바와 같이 전면에 텅스텐이나 티타늄을 함유한 금속층을 증착한 후에 어닐링공정을 하여서 게이트전극(23a) 상부와 폴리측벽스페이서(29)와 고농도 소오스/드레인영역(30)상에 살리사이드층(31)을 형성한다. 이후에 반응하지 않은 금속층을 제거한다.As shown in FIG. 3I, a metal layer containing tungsten or titanium is deposited on the entire surface, followed by annealing to form salicide on the upper portion of the gate electrode 23a, the poly sidewall spacer 29, and the high concentration source / drain region 30. Layer 31 is formed. Thereafter, the unreacted metal layer is removed.
다음에 본 발명 제 2 실시예에 따른 반도체소자의 제조방법은 도 4a에 도시한 바와 같이 제 1 도전형 반도체기판(21)의 소정깊이에 채널이온주입공정을 하고, 전면에 산화막(22)과 제 1 폴리실리콘층(23)과 제 1 유전막(24)을 차례로 증착한다. 이때 제 1 유전막(24)은 제 1 실시예의 제 1 유전막(24)의 두께보다 더 두껍게 증착한다.Next, in the method of manufacturing a semiconductor device according to the second embodiment of the present invention, as shown in FIG. 4A, a channel ion implantation process is performed at a predetermined depth of the first conductive semiconductor substrate 21, and the oxide film 22 and The first polysilicon layer 23 and the first dielectric film 24 are sequentially deposited. In this case, the first dielectric layer 24 is deposited to be thicker than the thickness of the first dielectric layer 24 of the first embodiment.
그리고 도 4b에 도시한 바와 같이 전면에 감광막(25)을 도포한 후 노광 및 현상공정으로 선택적으로 감광막(25)을 패터닝한 후에 패터닝된 감광막(25)을 마스크로 이용하여 전면에 제 1 유전막(24)과 제 1 폴리실리콘층(23)과 산화막(22)을 이방성 식각하여 게이트산화막(22a)과 게이트전극(23a)과 캡게이트산화막(24a)을 형성한다.As shown in FIG. 4B, after the photoresist 25 is coated on the entire surface, the photoresist 25 is selectively patterned by an exposure and development process, and then the patterned photoresist 25 is used as a mask to form a first dielectric film ( 24 and the first polysilicon layer 23 and the oxide film 22 are anisotropically etched to form a gate oxide film 22a, a gate electrode 23a, and a capgate oxide film 24a.
그리고 도 4c에 도시한 바와 같이 감광막(25)을 제거하고 상기 게이트전극(23a)양측의 제 1 도전형 반도체기판(21)내에 제 2 도전형 불순물이온을 주입하여서 저농도 소오스/드레인영역(26)을 형성한다. 그리고 전면에 제 2 유전막(27)을 두껍게 증착한다.As shown in FIG. 4C, the photoresist film 25 is removed, and the second conductivity type impurity ions are implanted into the first conductivity type semiconductor substrate 21 on both sides of the gate electrode 23a to thereby provide a low concentration source / drain region 26. To form. The second dielectric layer 27 is thickly deposited on the entire surface.
다음에 도 4d에 도시한 바와 같이 제 2 유전막(27)을 화학적기계적 연마법으로 평탄화한다.Next, as shown in FIG. 4D, the second dielectric film 27 is planarized by chemical mechanical polishing.
그리고 도 4e에 도시한 바와 같이 평탄화된 제 2 유전막(27)을 게이트캡산화막(24a)이 노출될 때까지 에치백한다. 이에따라서 게이트전극(23a)상부에는 게이트캡산화막(24a)이 남고, 게이트전극(23a) 양측의 반도체기판(21)상에는 제 2 유전막(27)이 소정두께를 갖고 남아있다.As shown in FIG. 4E, the planarized second dielectric layer 27 is etched back until the gate cap oxide layer 24a is exposed. Accordingly, the gate cap oxide film 24a remains on the gate electrode 23a, and the second dielectric film 27 remains on the semiconductor substrate 21 on both sides of the gate electrode 23a with a predetermined thickness.
이후에 도 4f에 도시한 바와 같이 전면에 제 2 폴리실리콘층(28)을 증착한다.Thereafter, as shown in FIG. 4F, a second polysilicon layer 28 is deposited on the entire surface.
그리고 도 4g에 도시한 바와 같이 게이트캡산화막(24a)이 노출될 때까지 제 2 폴리실리콘층(28)을 이방성식각하여 게이트전극(23a)의 양측면의 상부와 게이트캡산화막(24a)의 양측면에 폴리측벽스페이서(29)를 형성한다.As shown in FIG. 4G, the second polysilicon layer 28 is anisotropically etched until the gate cap oxide layer 24a is exposed, and then, on both sides of the gate cap oxide layer 24a and on both sides of the gate electrode 23a. The poly side wall spacer 29 is formed.
다음에 도 4h에 도시한 바와 같이 게이트캡산화막(24a)을 제거한다.Next, as shown in FIG. 4H, the gate cap oxide film 24a is removed.
그리고 도 4i에 도시한 바와 같이 게이트전극(23a)과 폴리측벽스페이서(29)를 마스크로 이용하여 제 2 유전막(27)을 반도체기판(21)이 노출될 때까지 이방성식각한다. 이후에 게이트전극(23a) 하부를 제외한 폴리측벽스페이서(29) 양측의 반도체기판(21)내에 제 2 도전형 고농도 소오스/드레인영역(30)을 형성한다.As shown in FIG. 4I, the second dielectric layer 27 is anisotropically etched until the semiconductor substrate 21 is exposed using the gate electrode 23a and the poly side wall spacer 29 as a mask. Thereafter, a second conductivity type high concentration source / drain region 30 is formed in the semiconductor substrate 21 on both sides of the poly sidewall spacer 29 except for the lower portion of the gate electrode 23a.
도 4j에 도시한 바와 같이 전면에 텅스텐이나 티타늄을 함유한 금속층을 증착한 후에 어닐링공정을 하여서 게이트전극(23a) 상부와 폴리측벽스페이서(29)상 및 고농도 소오스/드레인영역(30)상에 살리사이드층(31)을 형성한다. 이후에 반응하지 않은 금속층을 제거한다.As shown in FIG. 4J, a metal layer containing tungsten or titanium is deposited on the entire surface, followed by annealing, to be applied on the top of the gate electrode 23a, on the poly sidewall spacer 29, and on the high concentration source / drain region 30. The side layer 31 is formed. Thereafter, the unreacted metal layer is removed.
상기와 같은 본 발명 반도체소자 및 그의 제조방법은 다음과 같은 효과가 있다.The semiconductor device of the present invention as described above and a method of manufacturing the same have the following effects.
게이트전극 양측면 상부 및 그 보다 높은 높이로 폴리측벽스페이서를 형성하여 게이트전극의 유효표면적을 증가시킨 후 살리사이드를 형성하였으므로 소자가 고접적화 되더라도 게이트전극의 저항을 줄이기가 용이하다. 따라서 소자의 동작속도를 증가시킬 수 있다.Since the poly-side wall spacers are formed at both the upper and higher sides of the gate electrode to increase the effective surface area of the gate electrode, and then the salicide is formed, it is easy to reduce the resistance of the gate electrode even if the device is highly integrated. Therefore, the operating speed of the device can be increased.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980015956A KR19990084304A (en) | 1998-05-04 | 1998-05-04 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980015956A KR19990084304A (en) | 1998-05-04 | 1998-05-04 | Semiconductor device and manufacturing method thereof |
Publications (1)
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Family
ID=65890899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980015956A KR19990084304A (en) | 1998-05-04 | 1998-05-04 | Semiconductor device and manufacturing method thereof |
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| Country | Link |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030003379A (en) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | Method of manufacturing of MOSFET |
| KR100412194B1 (en) * | 2001-12-20 | 2003-12-24 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
| KR100427535B1 (en) * | 2001-12-20 | 2004-04-28 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
-
1998
- 1998-05-04 KR KR1019980015956A patent/KR19990084304A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030003379A (en) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | Method of manufacturing of MOSFET |
| KR100412194B1 (en) * | 2001-12-20 | 2003-12-24 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
| KR100427535B1 (en) * | 2001-12-20 | 2004-04-28 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
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