KR19990084215A - Line-Bridge Blocking Circuits in Semiconductor Memory Devices - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 라인-브리지 차단 회로에 관한 것으로서, 복수개의 비트 라인들과; 상기 비트 라인들에 연결되고, 테스트 동작 동안에 제어 신호에 응답하여 상기 비트 라인들 중 홀수열들과 짝수열들로 서로 다른 레벨의 전압을 공급하는 전압 공급 수단을 포함한다.The present invention relates to a semiconductor memory device, and more particularly to a line-bridge blocking circuit, comprising: a plurality of bit lines; And voltage supply means connected to the bit lines and supplying different levels of voltage to odd and even columns of the bit lines in response to a control signal during a test operation.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 라인간 발생한 브리지를 차단하기 위한 라인 브리지 차단 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a line bridge blocking circuit for blocking a bridge generated between lines.
반도체 메모리 장치에는 메모리 셀 어레이를 구성하기 위하여 여러개의 워드 라인(Wordline)들과 비트 라인(Bitline)들을 사용하게 된다. 최근에는 반도체 메모리 디바이스의 집적도를 높이기 위하여 라인들의 폭이나 공간을 줄이는 것, 즉 디자인 룰을 줄이는 것이 기본적인 추세이다. 디자인 룰이 최소화되면 각각의 워드 라인들이나 비트 라인들은 독립적으로 구분되야 하는데, 각각의 인접 라인(Line)이 브리지(Bridge)가 될 경우에는 비정상적으로 동작되어 오동작을 유발하게 된다. 특히, 문제가 되는 것은 인접 라인간의 아주 미세한 브리지가 존재할 경우에, 초기에는 인접 라인간의 저항 성분이 매우 커서 인접 라인 상호간이 절연된 것처럼 정상적으로 동작한다. 그러나, 계속 동작을 하다보면 브리지가 점점 커지게 되어 어느 순간부터는 인접 라인이 완전 단락(Short)되어 오동작을 유발하게 된다. 이러한 브리지들은 반도체 생산 과정에서 차단(Screen)되지 않고 사용 도중 발생하므로 품질 및 신뢰성에 있어서 치명적인 문제를 유발하게 된다.In the semiconductor memory device, a plurality of word lines and bit lines are used to form a memory cell array. Recently, in order to increase the density of semiconductor memory devices, it is a basic trend to reduce the width or the space of lines, that is, the design rule. When the design rule is minimized, each word line or bit line should be separated independently. When each adjacent line becomes a bridge, it operates abnormally and causes a malfunction. In particular, the problem is that when there is a very fine bridge between adjacent lines, initially, the resistance component between adjacent lines is so large that it normally operates as if the adjacent lines are insulated. However, if the operation continues, the bridge becomes larger and, at some point, the adjacent line is completely shorted, causing a malfunction. These bridges do not screen in the semiconductor production process and occur during use, causing a fatal problem in quality and reliability.
따라서, 본 발명의 목적은 반도체 생산 과정에서 발생하는 라인간의 미세한 브리지를 차단함으로써, 오동작을 방지하고 높은 신뢰성을 갖는 반도체 메모리 장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a semiconductor memory device having high reliability and preventing malfunction by blocking fine bridges between lines generated during semiconductor production.
도 1은 본 발명의 제 1 실시예에 따른 라인-브리지 차단 회로의 구성을 보여주는 회로도;1 is a circuit diagram showing a configuration of a line-bridge blocking circuit according to a first embodiment of the present invention;
도 2는 본 발명의 제 2 실시예에 따른 라인-브리지 차단 회로의 구성을 보여주는 회로도;2 is a circuit diagram showing the construction of a line-bridge blocking circuit according to a second embodiment of the present invention;
도 3은 본 발명의 제 3 실시예에 따른 라인-브리지 차단 회로의 구성을 보여주는 회로도;3 is a circuit diagram showing a configuration of a line-bridge blocking circuit according to a third embodiment of the present invention;
도 4는 본 발명의 제 4 실시예에 따른 라인-브리지 차단 회로의 구성을 보여주는 회로도;4 is a circuit diagram showing the construction of a line-bridge blocking circuit according to a fourth embodiment of the present invention;
도 5는 본 발명의 제 5 실시예에 따른 라인-브리지 차단 회로의 구성을 보여주는 회로도 및;5 is a circuit diagram showing a configuration of a line-bridge blocking circuit according to a fifth embodiment of the present invention;
도 6은 본 발명의 제 6 실시예에 따른 라인-브리지 차단 회로의 구성을 보여주는 회로도이다.6 is a circuit diagram illustrating a configuration of a line-bridge blocking circuit according to a sixth embodiment of the present invention.
*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings
10 : 메모리 셀 어레이 20, 40, 50 : 전압 공급부10: memory cell array 20, 40, 50: voltage supply
30 : 제어 신호 공급부 60 : 챠지 펌프30: control signal supply unit 60: charge pump
(구성)(Configuration)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 라인 브리지 차단 회로는, 복수개의 비트 라인들과; 상기 비트 라인들에 연결되고, 테스트 동작 동안에 제어 신호에 응답하여 상기 비트 라인들 중 홀수열들과 짝수열들로 서로 다른 레벨의 전압을 공급하는 전압 공급 회로를 포함하는 것을 특징으로 하는 라인-브리지 차단 회로를 포함한다.According to one aspect for achieving the above object, a line bridge blocking circuit comprises a plurality of bit lines; And a voltage supply circuit connected to the bit lines and supplying different levels of voltage to odd and even columns of the bit lines in response to a control signal during a test operation. It includes a blocking circuit.
이 실시예에 있어서, 상기 전압 공급 회로는 제 1 패드와; 제 2 패드와; 상기 홀수열들과 상기 제 1 패드의 사이에 통로를 형성하며, 게이트들로 상기 제어 신호를 공급받는 복수개의 MOS 트랜지스터들과; 상기 짝수열들과 상기 제 2 패드의 사이에 통로를 형성하며, 게이트들로 상기 제어 신호를 공급받는 복수개의 MOS 트랜지스터들을 포함한다.In this embodiment, the voltage supply circuit includes a first pad; A second pad; A plurality of MOS transistors forming a passage between the odd columns and the first pad and receiving the control signal to gates; A plurality of MOS transistors are formed between the even columns and the second pad and receive the control signal through gates.
또 다른 특징에 있어서, 복수개의 워드 라인들과; 상기 워드 라인들에 연결되고, 테스트 동작 동안에 제어 신호에 응답하여 상기 워드 라인들 중 홀수행들과 짝수행들로 서로 다른 레벨의 전압을 공급하는 전압 공급 회로를 포함한다.In another aspect, the plurality of word lines; And a voltage supply circuit connected to the word lines and supplying different levels of voltage to odd and even rows of the word lines in response to a control signal during a test operation.
이 실시예에 있어서, 상기 전압 공급 회로는 제 1 패드와; 제 2 패드와; 상기 홀수행들과 상기 제 1 패드의 사이에 통로를 형성하며, 게이트들로 상기 제어 신호를 공급받는 복수개의 MOS 트랜지스터들과; 상기 짝수행들과 상기 제 2 패드의 사이에 통로를 형성하며, 게이트들로 상기 제어 신호를 공급받는 복수개의 MOS 트랜지스터들을 포함한다.In this embodiment, the voltage supply circuit includes a first pad; A second pad; A plurality of MOS transistors forming a passage between the odd rows and the first pad and receiving the control signal to gates; And a plurality of MOS transistors forming a passage between the even rows and the second pad and receiving the control signal to gates.
또 다른 특징에 있어서, 복수개의 워드 라인들과; 복수개의 비트 라인들과; 상기 워드 라인들에 연결되고, 상기 워드 라인들 중 홀수행들과 짝수행들로 서로 다른 레벨의 전압을 공급하고, 상기 비트 라인들에 연결되고, 상기 비트 라인들 중 홀수열들과 짝수열들로 서로 다른 레벨의 전압을 공급하는 전압 공급 회로를 포함한다.In another aspect, the plurality of word lines; A plurality of bit lines; Connected to the word lines, supplying different levels of voltage to odd and even rows of the word lines, connected to the bit lines, and odd and even columns of the bit lines. And a voltage supply circuit for supplying different levels of voltage.
이 실시예에 있어서, 상기 전압 공급 회로는 상기 워드 라인들의 상기 홀수행들과 상기 제 1 패드의 사이에 통로를 형성하고, 상기 비트 라인들의 홀수열들과 상기 제 1 패드 사이에 통로를 형성하며, 게이트들로 상기 제어 신호를 공급받는 복수개의 MOS 트랜지스터들과; 상기 워드 라인들의 상기 짝수행들과 상기 제 1 패드의 사이에 통로를 형성하고, 상기 비트 라인들의 짝수열들과 상기 제 1 패드 사이에 통로를 형성하며, 게이트들로 상기 제어 신호를 공급받는 복수개의 MOS 트랜지스터들을 포함한다.In this embodiment, the voltage supply circuit forms a passage between the odd rows of the word lines and the first pad, and forms a passage between the odd rows of bit lines and the first pad. A plurality of MOS transistors receiving the control signal through gates; A plurality of passages formed between the even rows of the word lines and the first pad, a passage formed between the even rows of the bit lines and the first pad, and a plurality of gates receiving the control signal through gates Two MOS transistors.
이 실시예에 있어서, 상기 제어 신호 전압 레벨보다 높은 레벨의 신호를 상기 전원 공급 수단으로 공급하기 위한 고전압 발생 회로를 포함한다.In this embodiment, a high voltage generating circuit for supplying a signal having a level higher than the control signal voltage level to the power supply means.
(작용)(Action)
이와같은 회로에 의하면, 반도체 메모리 생산 과정에서 발생한 라인간의 미세한 브리지를 외부 전압을 공급함으로써 성장시킨다. 성장된 브리지는 외부 전압을 계속 공급받으면 스트레스로 인하여 차단된다. 이로써, 사용 도중 발생하는 진행성 브리지로 인한 반도체 메모리의 오동작을 방지할 수 있다.According to such a circuit, a minute bridge between lines generated in a semiconductor memory production process is grown by supplying an external voltage. The grown bridge is blocked due to stress when the external voltage is continuously supplied. As a result, malfunction of the semiconductor memory due to the progressive bridge occurring during use can be prevented.
(제 1 실시예)(First embodiment)
본 발명의 바람직한 실시예에 따른 참조도면 도 1 내지 도 6에 의거하여 상세하게 설명한다.Reference drawings according to preferred embodiments of the present invention will be described in detail with reference to FIGS. 1 to 6.
도 1은 본 발명의 제 1 실시예에 따른 라인-브리지 차단 회로를 구성을 보여주는 회로도이다.1 is a circuit diagram showing a configuration of a line-bridge blocking circuit according to a first embodiment of the present invention.
도 1을 참조하면, 상기 라인-브리지 차단 회로는 메모리 셀 어레이(10), 전압 공급부(20), 그리고 제어 신호 공급부(30)로 구성되어 있다.Referring to FIG. 1, the line-bridge blocking circuit includes a memory cell array 10, a voltage supply unit 20, and a control signal supply unit 30.
상기 메모리 셀 어레이(10)는 행 방향으로 배열되는 복수개의 워드 라인들(WL0, WL1 ,... WLi-1, WLi ; i는 양의 정수)과 열 방향으로 배열되는 복수개의 비트 라인들(BL0, BL1, ... , BLm-1, BLm ; m은 양의 정수)로 구성되어 있다.The memory cell array 10 includes a plurality of word lines WL0, WL1,... WLi-1, WLi (i is a positive integer) arranged in a row direction, and a plurality of bit lines arranged in a column direction. BL0, BL1, ..., BLm-1, BLm; m is a positive integer).
상기 전압 공급부(20)는 제 1 패드(21), 제 2 패드(22), 그리고 비트 라인 선택부(23)로 구성되어 있다. 상기 제 1 패드(21)는 소오스들이 짝수번째의 비트 라인들(BL0, BL2, ... , BLm-2, BLm)에 연결된 짝수번째의 nMOS 트랜지스터들(M0, M2, ... , Mn-2, Mn ; n은 양의 정수)의 드레인들에 출력 단자가 연결되어 있다. 상기 제 2 패드(22)는 소오스들이 홀수번째의 비트 라인들(BL1, BL3, ... , BLm-3, BLm-1)에 연결된 홀수번째의 nMOS 트랜지스터들(M1, M3, ... , Mn-3, Mn-1 ; n은 양의 정수)의 드레인들에 출력 단자가 연결되어 있다. 상기 비트 라인 선택부(23)는 소오스들이 각각 대응하는 비트 라인들(BL0, BL1, ... , BLm-1, BLm)과 연결되고, 게이트들이 상기 제어 신호 공급부(30)와 연결되고, 드레인들이 각각 대응하는 상기 패드들(21, 22)과 연결된 n개의 상기 nMOS 트랜지스터들(M0, M1, ... , Mn-1, Mn)을 구비하고 있다. 제어 신호(30)의 출력 단자는 상기 비트 라인 선택부(23)의 상기 nMOS 트랜지스터들(M0, M1, ..., Mn-1, Mn)의 게이트에 연결되어 있다.The voltage supply unit 20 includes a first pad 21, a second pad 22, and a bit line selector 23. The first pad 21 has even-numbered nMOS transistors M0, M2, ..., Mn- whose sources are connected to even-numbered bit lines BL0, BL2, ..., BLm-2, BLm. 2, Mn; n is a positive integer) and an output terminal is connected. The second pad 22 has odd-numbered nMOS transistors M1, M3, ..., whose sources are connected to odd-numbered bit lines BL1, BL3, ..., BLm-3, BLm-1. Output terminals are connected to the drains of Mn-3, Mn-1, where n is a positive integer. The bit line selector 23 is connected to bit lines BL0, BL1, ..., BLm-1, BLm corresponding to sources, and gates are connected to the control signal supply 30, respectively. Are provided with the n nMOS transistors M0, M1, ..., Mn-1, Mn connected to the corresponding pads 21, 22, respectively. The output terminal of the control signal 30 is connected to the gates of the nMOS transistors M0, M1,..., Mn-1, Mn of the bit line selector 23.
상기 전압 공급부(20)의 상기 제 1 패드(21)는 대응하는 상기 nMOS 트랜지스터들(M0, M2, ..., Mn-2, Mn)의 상기 드레인들에 외부 전압을 공급한다. 상기 제 2 패드(22)는 대응하는 상기 nMOS 트랜지스터들(M1, M3, ... , Mn-3, Mn-1)의 상기 드레인들에 외부 전압을 공급한다. 상기 비트 라인 선택부(23)는 상기 패드들(21, 22)로부터 공급된 외부 전압을 상기 nMOS 트랜지스터들(M0, M1, ..., Mn-1, Mn)을 통하여 상기 비트 라인들(BL0, BL1, ... , BLm-1, BLm)에 선택적으로 전달한다. 상기 제어 신호 공급부(30)는 상기 비트 라인 선택부(23)의 상기 nMOS 트랜지스터들(M0, M1, ..., Mn-1, Mn)의 게이트들에 제어 신호를 공급한다. 상기 패드들(21, 22)은 상기 비트 라인 선택부(23)에 선택적인 전압을 공급한다. 예컨데, 상기 제 1 패드(21)의 전압을 양의 레벨(Positive)로 공급하면 상기 제 2 패드(22)의 전압을 0V로 공급하고, 상기 제 1 패드(21)의 전압을 0V로 공급하면 상기 제 2 패드(22)의 전압을 상기 양의 레벨로 공급한다. 이와같은 외부 전압을 공급받은 상기 비트 라인들(BL0, BL1, ... , BLm-1, BLm)의 인접 라인간 발생한 미세한 브리지들은 각각의 라인간 전압의 차로 인해 스트레스를 받아 차단된다.The first pad 21 of the voltage supply unit 20 supplies an external voltage to the drains of the corresponding nMOS transistors M0, M2,..., Mn-2, and Mn. The second pad 22 supplies an external voltage to the drains of the corresponding nMOS transistors M1, M3,..., Mn-3, and Mn-1. The bit line selector 23 uses the external voltages supplied from the pads 21 and 22 to pass through the bit lines BL0 through the nMOS transistors M0, M1,..., Mn-1, and Mn. , BL1, ..., BLm-1, BLm). The control signal supplier 30 supplies a control signal to gates of the nMOS transistors M0, M1,..., Mn-1, and Mn of the bit line selector 23. The pads 21 and 22 supply a selective voltage to the bit line selector 23. For example, when the voltage of the first pad 21 is supplied at a positive level, the voltage of the second pad 22 is supplied at 0V, and the voltage of the first pad 21 is supplied at 0V. The voltage of the second pad 22 is supplied at the positive level. The minute bridges generated between adjacent lines of the bit lines BL0, BL1, ..., BLm-1, BLm, which are supplied with such an external voltage, are cut off under stress due to the difference in voltage between the respective lines.
(제 2 실시예)(Second embodiment)
도 2는 본 발명의 제 2 실시예에 따른 라인-브리지 차단 회로의 구성을 보여주는 회로도이다.2 is a circuit diagram showing a configuration of a line-bridge blocking circuit according to a second embodiment of the present invention.
도 2를 참조하면, 상기 라인-브리지 차단 회로는 메모리 셀 어레이(10), 전압 공급부(40), 그리고 제어 신호 공급부(30)로 구성되어 있다.Referring to FIG. 2, the line-bridge blocking circuit includes a memory cell array 10, a voltage supply unit 40, and a control signal supply unit 30.
상기 메모리 셀 어레이(10)는 행 방향으로 배열되는 복수개의 워드 라인들(WL0, WL1 ,... WLi-1, WLi ; i는 정수)과 열 방향으로 배열되는 복수개의 비트 라인들(BL0, BL1, ... , BLm-1, BLm ; m은 정수)로 구성되어 있다.The memory cell array 10 includes a plurality of word lines WL0, WL1,..., WLi-1, WLi (i is an integer) and a plurality of bit lines BL0, arranged in a column direction. BL1, ..., BLm-1, BLm; m is an integer).
상기 전압 공급부(40)는 제 1 패드(41), 제 2 패드(42), 그리고 워드 라인 선택부(43)로 구성되어 있다. 상기 제 1 패드(41)는 소오스들이 짝수번째의 워드 라인들(WL0, WL2, ... , WLi-2, WLi)에 연결된 짝수번째의 nMOS 트랜지스터들(M0, M2, ... , Mk-2, Mk; k는 양의 정수)의 드레인에 출력 단자가 연결되어 있다. 상기 제 2 패드(42)는 소오스들이 홀수번째의 워드 라인들(WL1, WL3, ... , WLi-3, WLi-1)에 연결된 홀수번째의 nMOS 트랜지스터들(M1, M3, ... , Mk-3, Mk-1 ; k는 양의 정수)의 드레인들에 출력 단자가 연결되어 있다. 상기 워드 라인 선택부(43)는 상기 소오스들이 각각 대응하는 워드 라인들(WL0, WL1, ... , WLi-1, WLi)과 연결되고, 상기 게이트들이 상기 제어 신호 공급부(30)와 연결되고, 상기 드레인들이 각각 대응하는 상기 패드들(41, 42)과 연결된 k개의 상기 nMOS 트랜지스터들(M0, M1, ... , Mk-1, Mk)을 구비하고 있다. 상기 제어 신호 공급부(30)는 출력 단자가 상기 nMOS 트랜지스터들(M0, M1, ..., Mk-1, Mk)의 게이트들에 연결되어 있다.The voltage supply unit 40 includes a first pad 41, a second pad 42, and a word line selector 43. The first pad 41 has even-numbered nMOS transistors M0, M2, ..., Mk- having sources connected to even-numbered word lines WL0, WL2, ..., WLi-2, WLi. 2, Mk; k is a positive integer), the output terminal is connected. The second pad 42 has odd-numbered nMOS transistors M1, M3, ..., whose sources are connected to odd-numbered word lines WL1, WL3, ..., WLi-3, WLi-1. The output terminal is connected to the drains of Mk-3, Mk-1, where k is a positive integer. The word line selector 43 is connected to the word lines WL0, WL1,..., WLi-1, and WLi corresponding to the sources, and the gates are connected to the control signal supply unit 30. Each of the drains includes k nMOS transistors M0, M1,..., Mk-1, and Mk connected to the pads 41 and 42, respectively. The control signal supply unit 30 has an output terminal connected to the gates of the nMOS transistors M0, M1,..., Mk-1, and Mk.
상기 전압 공급부(40)의 상기 제 1 패드(41)는 대응하는 상기 nMOS 트랜지스터들(M0, M2, ..., Mk-2, Mk)의 상기 드레인들에 외부 전압을 공급한다. 상기 제 2 패드(42)는 대응하는 상기 nMOS 트랜지스터들(M1, M3, ... , Mk-3, Mk-1)의 상기 드레인들에 외부 전압을 공급한다. 상기 워드 라인 선택부(43)는 상기 패드들(41, 42)로부터 공급된 외부 전압을 상기 nMOS 트랜지스터들(M0, M1, ..., Mk-1, Mk)을 통하여 상기 워드 라인들(WL0, WL1, ... , WLi-1, WLi)에 선택적으로 전달한다. 상기 제어 신호 공급부(30)는 상기 워드 라인 선택부(43)의 상기 nMOS 트랜지스터들(M0, M1, ..., Mk-1, Mk)의 게이트들에 제어 신호를 공급한다.The first pad 41 of the voltage supply 40 supplies an external voltage to the drains of the corresponding nMOS transistors M0, M2,..., Mk-2, and Mk. The second pad 42 supplies an external voltage to the drains of the corresponding nMOS transistors M1, M3,..., Mk-3, and Mk-1. The word line selector 43 receives the external voltages supplied from the pads 41 and 42 through the nMOS transistors M0, M1,..., Mk-1 and Mk. , WL1, ..., WLi-1, WLi). The control signal supplier 30 supplies a control signal to gates of the nMOS transistors M0, M1,..., Mk-1, and Mk of the word line selector 43.
상기 패드들(41, 42)은 상기 워드 라인 선택부(43)에 선택적으로 외부 전압을 공급한다. 예컨데, 상기 제 1 패드(41)의 전압을 양의 레벨(Positive)로 공급하면 상기 제 2 패드(42)의 전압을 0V로 공급하고, 상기 제 1 패드(41)의 전압을 0V로 공급하면 상기 제 2 패드(42)의 전압을 상기 양의 레벨로 공급한다. 이와같은 외부 전압을 공급받은 상기 워드 라인들(WL0, WL1, ... , WLi-1, WLi)의 인접 라인간 발생한 미세한 브리지들은 각각의 라인간 전압의 차로 인해 스트레스를 받아 차단된다.The pads 41 and 42 selectively supply an external voltage to the word line selector 43. For example, when the voltage of the first pad 41 is supplied at a positive level, the voltage of the second pad 42 is supplied at 0V, and the voltage of the first pad 41 is supplied at 0V. The voltage of the second pad 42 is supplied at the positive level. The fine bridges generated between adjacent lines of the word lines WL0, WL1,..., WLi-1, and WLi, which are supplied with such an external voltage, are cut off under stress due to the difference in voltage between the respective lines.
(제 3 실시예)(Third embodiment)
도 3은 본 발명의 제 3 실시예에 따른 라인-브리지 차단 회로의 구성을 보여주는 회로도이다.3 is a circuit diagram showing a configuration of a line-bridge blocking circuit according to a third embodiment of the present invention.
도 3을 참조하면, 상기 라인-브리지 차단 회로는 메모리 셀 어레이(10), 전압 공급부(50), 그리고 제어 신호 공급부(30)로 구성되어 있다.Referring to FIG. 3, the line-bridge blocking circuit includes a memory cell array 10, a voltage supply unit 50, and a control signal supply unit 30.
상기 메모리 셀 어레이(10)는 행 방향으로 배열되는 복수개의 워드 라인들(WL0, WL1 ,... WLi-1, WLi ; i는 정수)과 열 방향으로 배열되는 복수개의 비트 라인들(BL0, BL1, ... , BLm-1, BLm ; m은 정수)로 구성되어 있다.The memory cell array 10 includes a plurality of word lines WL0, WL1,..., WLi-1, WLi (i is an integer) and a plurality of bit lines BL0, arranged in a column direction. BL1, ..., BLm-1, BLm; m is an integer).
상기 전압 공급부(50)는 제 1 패드(51), 제 2 패드(52), 워드 라인 선택부(53), 그리고 비트 라인 선택부(54)로 구성되어 있다.The voltage supply unit 50 includes a first pad 51, a second pad 52, a word line selector 53, and a bit line selector 54.
상기 전압 공급부(50)의 상기 제 1 패드(51)는 소오스가 짝수번째의 상기 워드 라인들(WL0, WL2, ... , WLi-2, WLi)에 연결된 짝수번째의 nMOS 트랜지스터들(M0, M2, ..., Mk-2, Mk ; k는 양의 정수) 및 소오스들이 짝수번째의 비트 라인들(BL0, BL2, ... , BLm-2, BLm)에 연결된 짝수번째의 nMOS 트랜지스터(M1, M3, ..., Mn-3, Mn-1 ; n은 양의 정수)들의 드레인들에 출력 단자가 연결되어 있다.The first pad 51 of the voltage supply unit 50 has even-numbered nMOS transistors M0, whose source is connected to the even-numbered word lines WL0, WL2, ..., WLi-2, WLi. M2, ..., Mk-2, Mk; k is a positive integer) and an even nMOS transistor whose sources are connected to even-numbered bit lines BL0, BL2, ..., BLm-2, BLm. The output terminal is connected to the drains of M1, M3, ..., Mn-3, Mn-1, where n is a positive integer.
상기 제 2 패드(42)는 소오스들이 홀수번째의 워드 라인들(WL1, WL3, ... , WLi-3, WLi-1)에 연결된 홀수번째의 nMOS 트랜지스터들(M1, M3, ..., Mk-3, Mk-1) 및 소오스들이 홀수번째의 비트 라인들(BL1, BL3, ... , BLm-3, BLm-1)에 연결된 홀수번째의 nMOS 트랜지스터들(M1, M3, ..., Mn-3, Mn-1)의 드레인들에 출력 단자가 연결되어 있다.The second pad 42 has odd-numbered nMOS transistors M1, M3, ..., whose sources are connected to odd-numbered word lines WL1, WL3, ..., WLi-3, WLi-1. Mk-3, Mk-1) and sources are odd nMOS transistors M1, M3, ... connected to odd bit lines BL1, BL3, ..., BLm-3, BLm-1. , Output terminals are connected to the drains of Mn-3, Mn-1).
상기 워드 라인 선택부(53)는 소오스들이 각각 대응하는 워드 라인들(WL0, WL1, ... , WLi-1, WLi)과 연결되고, 게이트들이 상기 제어 신호 공급부(30)와 연결되고, 드레인들이 각각 대응하는 상기 패드들(51, 52)과 연결된 k개의 상기 제 1 nMOS 트랜지스터들(M0, M1, ... , Mk-1, Mk)을 구비하고 있다.The word line selector 53 is connected to word lines WL0, WL1,..., WLi-1, and WLi corresponding to sources, and gates are connected to the control signal supply unit 30. And k first nMOS transistors M0, M1, ..., Mk-1, and Mk connected to the pads 51 and 52, respectively.
상기 비트 라인 선택부(54)는 소오스들이 각각 대응하는 비트 라인들(BL0, BL1, ... , BLm-1, BLm)과 연결되고, 게이트들이 상기 제어 신호 공급부(30)와 연결되고, 드레인들이 각각 대응하는 상기 패드들(51, 52)과 연결된 n개의 상기 제 2 nMOS 트랜지스터들(M0, M1, ... , Mn-1, Mn)을 구비하고 있다.The bit line selector 54 is connected to bit lines BL0, BL1, ..., BLm-1, BLm corresponding to sources, and gates are connected to the control signal supply 30, respectively. Are provided with the n second nMOS transistors M0, M1, ..., Mn-1, Mn connected to the pads 51, 52, respectively.
상기 제어 신호 공급부(30)는 출력 단자가 상기 제 1 nMOS 트랜지스터들(M1, M2, ..., Mk-1, Mk)과 상기 제 2 nMOS 트랜지스터들(M0, M1, ... , Mn-1, Mn)의 게이트들에 연결되어 있다.The control signal supply unit 30 has an output terminal having the first nMOS transistors M1, M2,..., Mk-1, and Mk and the second nMOS transistors M0, M1,. 1, Mn).
상기 제 1 패드(51)는 대응하는 짝수번째의 상기 제 1 nMOS 트랜지스터들(M0, M2, ..., Mk-2, Mk)과 짝수번째의 상기 제 2 nMOS 트랜지스터들(M0, M2, ... , Mn-2, Mn)의 상기 드레인들에 외부 전압을 공급한다. 상기 제 2 패드(52)는 대응하는 홀수번째의 상기 제 1 nMOS 트랜지스터들(M1, M3, ... , Mk-3, Mk-1)과 홀수번째의 상기 제 2 nMOS 트랜지스터들(M1, M3, ... , Mn-3, Mn-1)의 상기 드레인들에 외부 전압을 공급한다. 상기 워드 라인 선택부(53)는 상기 패드들(51, 52)로부터 공급된 외부 전압을 상기 제 1 nMOS 트랜지스터들(M0, M1, ..., Mk-1, Mk)을 통하여 상기 워드 라인들(WL0, WL1, ... , WLi-1, WLi)에 선택적으로 전달한다. 상기 비트 라인 선택부(54)는 상기 패드들(51, 52)로부터 공급된 외부 전압을 상기 제 2 nMOS 트랜지스터들(M0, M1, ..., Mn-1, Mn)을 통하여 상기 비트 라인들(BL0, BL1, ... , BLm-1, BLm)에 선택적으로 전달한다.The first pad 51 has corresponding even-numbered first nMOS transistors (M0, M2, ..., Mk-2, Mk) and even-numbered second nMOS transistors (M0, M2,... Supply an external voltage to the drains of Mn-2, Mn). The second pad 52 may include corresponding odd-numbered first nMOS transistors M1, M3,..., Mk-3, and Mk-1 and odd-numbered second nMOS transistors M1 and M3. , ..., external voltage is supplied to the drains of Mn-3, Mn-1). The word line selector 53 receives the external voltages supplied from the pads 51 and 52 through the first nMOS transistors M0, M1,..., Mk-1 and Mk. Optionally pass to (WL0, WL1, ..., WLi-1, WLi). The bit line selector 54 receives the external voltages supplied from the pads 51 and 52 through the second nMOS transistors M0, M1,..., Mn-1, and Mn. Optionally pass to (BL0, BL1, ..., BLm-1, BLm).
상기 제어 신호 공급부(30)는 상기 워드 라인 선택부(53)의 상기 제 1 nMOS 트랜지스터들(M0, M1, ..., Mk-1, Mk)과 상기 비트 라인 선택부(54)의 상기 제 2 nMOS 트랜지스터들(M0, M1, ..., Mn-1, Mn)의 게이트들에 제어 신호를 공급한다.The control signal supply unit 30 is the first nMOS transistors (M0, M1, ..., Mk-1, Mk) of the word line selector 53 and the first line of the bit line selector 54. The control signal is supplied to the gates of the 2 nMOS transistors M0, M1, ..., Mn-1, Mn.
상기 패드들(51, 52)은 상기 워드 라인 선택부(53)와 상기 비트 라인 선택부(54)에 선택적으로 외부 전압을 공급한다. 예컨데, 상기 제 1 패드(51)의 전압을 상기 양의 레벨(Positive)로 공급하면 상기 제 2 패드(52)의 전압을 0V로 공급하고, 상기 제 1 패드(51)의 전압을 0V로 공급하면 상기 제 2 패드(52)의 전압을 상기 양의 레벨로 공급한다. 이와같은 전압 공급받은 상기 워드 라인들(WL0, WL1, ... , WLi-1, WLi)과 상기 비트 라인들(BL0, BL1, ... , BLm-1, BLm)의 인접 라인간 발생한 미세한 브리지들은 각각의 라인간 전압의 차로 인해 스트레스를 받아 차단된다.The pads 51 and 52 selectively supply an external voltage to the word line selector 53 and the bit line selector 54. For example, when the voltage of the first pad 51 is supplied at the positive level, the voltage of the second pad 52 is supplied at 0V, and the voltage of the first pad 51 is supplied at 0V. The voltage of the second pad 52 is supplied at the positive level. The minute lines generated between the word lines WL0, WL1,..., WLi-1, WLi, which are supplied with the voltage, and adjacent lines of the bit lines BL0, BL1,..., BLm-1, BLm. The bridges are cut off under stress due to the difference in voltage between each line.
(제 4 실시예)(Example 4)
도 4는 본 발명의 제 4 실시예에 따른 라인-브리지 차단 회로의 구성을 보여주는 회로도이다.4 is a circuit diagram illustrating a configuration of a line-bridge blocking circuit according to a fourth embodiment of the present invention.
도 4를 참조하면, 상기 라인-브리지 차단 회로는 메모리 셀 어레이(10), 전압 공급부(20), 제어 신호 공급부(30), 그리고 챠지 펌프(60)로 구성되어 있다.Referring to FIG. 4, the line-bridge blocking circuit includes a memory cell array 10, a voltage supply unit 20, a control signal supply unit 30, and a charge pump 60.
다시 도 4를 참조하면, 본 발명의 제 4 실시예는 상기 도 1의 제 1 실시예에 따른 라인-브리지 차단 회로의 상기 비트 라인 선택부(23)의 상기 nMOS 트랜지스터들(M0, M1, ... , Mn-1, Mn)의 상기 게이트들과 상기 제어 신호 공급부(30) 사이에 상기 챠지 펌프(60)를 부가적으로 포함한다. 상기 챠지 펌프(60)는 미세한 라인-브리지를 차단할 수 있는 외부 전압을 상기 nMOS 트랜지스터들(M0, M1, ... , Mn-1, Mn)의 통로들을 통해 전달할 수 있도록 상기 제어 신호 공급부(30)의 상기 제어 신호 레벨을 펌핑하여 출력한다.Referring back to FIG. 4, the fourth embodiment of the present invention provides the nMOS transistors M0, M1,... Of the bit line selector 23 of the line-bridge blocking circuit according to the first embodiment of FIG. 1. The charge pump 60 is additionally included between the gates of the Mn-1, Mn and the control signal supply unit 30. The charge pump 60 supplies the control signal supply unit 30 to transfer an external voltage capable of blocking a fine line-bridge through the passages of the nMOS transistors M0, M1,..., Mn-1, Mn. Pumps the control signal level and outputs it.
(제 5 실시예)(Example 5)
도 5는 본 발명의 제 5 실시예에 따른 라인-브리지 차단 회로의 구성을 보여주는 회로도이다.5 is a circuit diagram showing the configuration of a line-bridge blocking circuit according to a fifth embodiment of the present invention.
도 5를 참조하면, 상기 라인-브리지 차단 회로는 메모리 셀 어레이(10), 전원 공급부(40), 제어 신호 공급부(30), 그리고 챠지 펌프(60)로 구성되어 있다.Referring to FIG. 5, the line-bridge blocking circuit includes a memory cell array 10, a power supply 40, a control signal supply 30, and a charge pump 60.
다시 도 5를 참조하면, 본 발명의 제 5 실시예는 상기 도 2의 제 2 실시예에 따른 라인-브리지 차단 회로의 상기 워드 라인 선택부(43)의 상기 nMOS 트랜지스터들(M0, M1, ... , Mk-1, Mk)의 상기 게이트들과 상기 제어 신호 공급부(30) 사이에 상기 챠지 펌프(60)를 부가적으로 포함한다. 상기 챠지 펌프(60)는 미세한 라인-브리지를 차단할 수 있는 외부 전압을 상기 nMOS 트랜지스터들(M0, M1, ... , Mk-1, Mk)의 통로들을 통해 전달할 수 있도록 상기 제어 신호 공급부(30)의 상기 제어 신호 레벨을 펌핑하여 출력한다.Referring back to FIG. 5, the fifth embodiment of the present invention provides the nMOS transistors M0, M1,... Of the word line selector 43 of the line-bridge blocking circuit according to the second embodiment of FIG. 2. The charge pump 60 is additionally included between the gates of Mk-1 and Mk and the control signal supply unit 30. The charge pump 60 supplies the control signal supply unit 30 to transfer an external voltage capable of blocking a fine line-bridge through the passages of the nMOS transistors M0, M1,..., Mk-1, and Mk. Pumps the control signal level and outputs it.
(제 6 실시예)(Example 6)
도 6은 본 발명의 제 6 실시예에 따른 라인-브리지 차단 회로의 구성을 보여주는 회로도이다.6 is a circuit diagram illustrating a configuration of a line-bridge blocking circuit according to a sixth embodiment of the present invention.
도 6을 참조하면, 상기 라인-브리지 차단 회로는 메모리 셀 어레이(10), 전원 공급부(50), 제어 신호 공급부(30), 그리고 챠지 펌프(60)로 구성되어 있다.Referring to FIG. 6, the line-bridge blocking circuit includes a memory cell array 10, a power supply unit 50, a control signal supply unit 30, and a charge pump 60.
다시 도 6을 참조하면, 상기 본 발명의 제 6 실시예는 상기 도 3의 제 3 실시예에 따른 라인-브리지 차단 회로의 상기 워드 라인 선택부(53)의 상기 제 1 nMOS 트랜지스터들(M0, M1, ... , Mk-1, Mk)과 상기 비트 라인 선택부(54)의 상기 제 2 nMOS 트랜지스터들(M0, M1, ... , Mn-1, Mn)의 상기 게이트들과 상기 제어 신호 공급부(30) 사이에 상기 챠지 펌프(60)를 부가적으로 포함한다. 상기 챠지 펌프(60)는 미세한 라인-브리지를 차단할 수 있는 외부 전압을 상기 제 1 nMOS 트랜지스터들(M0, M1, ... , Mk-1, Mk)과 상기 제 2 nMOS 트랜지스터들(M0, M1, ... , Mn-1, Mn)의 통로들을 통해 전달할 수 있도록 상기 제어 신호 공급부(30)의 상기 제어 신호 레벨을 펌핑하여 출력한다.Referring back to FIG. 6, the sixth embodiment of the present invention may include the first nMOS transistors M0, M0, of the word line selector 53 of the line-bridge blocking circuit according to the third embodiment of FIG. 3. M1, ..., Mk-1, Mk and the gates and the control of the second nMOS transistors M0, M1, ..., Mn-1, Mn of the bit line selector 54 The charge pump 60 is additionally included between the signal supply units 30. The charge pump 60 supplies external voltages capable of blocking fine line-bridges with the first nMOS transistors M0, M1, ..., Mk-1, Mk and the second nMOS transistors M0, M1. The control signal level of the control signal supply unit 30 is pumped to be output through the passages of Mn-1 and Mn.
따라서, 본 발명은 서로 인접한 라인들로 다른 레벨의 외부 전압을 공급함으로써, 생성된 라인간의 미세한 브리지들은 외부 전압에 의해 성장되고, 성장된 브리지들은 계속적으로 공급되는 외부 전압에 의해 스트레스를 받게 되어 차단되는 효과가 있다.Therefore, the present invention supplies different levels of external voltage to adjacent lines, so that the fine bridges between the generated lines are grown by the external voltage, and the grown bridges are stressed by the external voltage which is continuously supplied and blocked. It is effective.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980011904A KR19990084215A (en) | 1998-04-03 | 1998-04-03 | Line-Bridge Blocking Circuits in Semiconductor Memory Devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019980011904A KR19990084215A (en) | 1998-04-03 | 1998-04-03 | Line-Bridge Blocking Circuits in Semiconductor Memory Devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990084215A true KR19990084215A (en) | 1999-12-06 |
Family
ID=65861013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980011904A KR19990084215A (en) | 1998-04-03 | 1998-04-03 | Line-Bridge Blocking Circuits in Semiconductor Memory Devices |
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| Country | Link |
|---|---|
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04276393A (en) * | 1991-03-04 | 1992-10-01 | Toshiba Corp | Non-volatile semiconductor memory |
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-
1998
- 1998-04-03 KR KR1019980011904A patent/KR19990084215A/en not_active Application Discontinuation
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